随着列车自动化控制和现场总线技术的发展，基于分布式控制系统的列车通信网络技术TCN（IEC-61375）在现代高速列车上得到广泛应用。TCN协议将列车通信网络分为绞线式列车总线WTB和多功能车辆总线MVB，其中WTB实现对开式列车中的互联车辆间的数据传输和通信，MVB实现车载设备的协同工作和互相交换信息。 本文介绍了国内外列车通信网络的发展情况和各自优势，分析了MVB一类设备底层协议。研究利用FPGA实现MVB控制芯片MVBC，用ARM作为微处理器实现MVB一类设备的嵌入式解决方案。其中，在FPGA芯片中主要采用自顶向下的设计方法，RLT硬件描述语言实现MVB控制芯片MVBC一类设备的主要功能，包括帧编码器、帧解码器和逻辑接口单元。ARM主要完成了软件程序的编写和实时操作系统的移植。在eCos实时操作系统上，完成了驱动和上层应用程序，包括端口初始化、端口配置、帧收发指令和报文分析。 为了验证设计的正确性，在设计的硬件平台基础上，搭建了MVB通信网络的最小系统，对网络进行系统功能测试。测试结果表明：设计方案正确，达到了设计的预期要求。
上传时间： 2013-08-03
上传用户：bruce5996
在图像处理、数据传输、雷达接收等现代信号处理领域，对信号处理的稳定性、实时性和灵活性都有很高的要求。FIR数字滤波器因其线性相位特性满足了现代信号处理领域对滤波器的高性能要求，成为应用最广泛的数字滤波器之一。高密度的FPGA兼顾实时性和灵活性，为FIR数字滤波器的实现提供了强大的硬件支持。 现今FIR数字滤波器的FPGA实现方法中最常用的是基于DA的实现方法和基于CSD编码的实现方法，本文对这两种实现方法进行了深入的探讨，并进行了一定的改进。本论文所做的主要工作和创新如下： 1、对FIR数字滤波器的硬件实现方法进行了理论研究，其中着重对并行FIR数字滤波器的实现方法进行了深入探讨并提出了一个改进的实现方法：基于CSD-DA的改进实现方法。这个实现方法在一定情况下比单纯的基于CSD编码的实现方法和基于DA的实现方法都要节约芯片面积。 2、经过电路建模和数学推导提出了“CSD-DA择优比较法”。该比较法可以从基于CSD编码的实现方法、基于DA的实现方法以及基于CSD-DA的改进实现方法中较精确的选择出最佳实现方法。 3、用Cyclone EPEC6Q240C8芯片和音频编解码芯片TLV320AIC23B实现了一个可以滤除音频信号中高频噪声的音频FIR数字低通滤波器。
上传时间： 2013-06-07
上传用户：zhangyi99104144
现代的计算机追求的是更快的速度、更高的数据完整性和灵活性。无论从物理性能，还是从电气性能来看，现今的并行总线都已出现了某些局限，无法提供更高的数据传输率。而SATA以其传输速率快、支持热插拔、可靠的数据传输等特点，得到各行业越来越多的支持。 目前市场上的SATA IP CORE都是面向IC设计的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上实现SATAⅡ协议，对SATA技术的推广、国内逻辑IP核的发展都有一定的意义。 本文将SATAⅡ协议的FPGA实现划分成物理层、链路层、传输层和应用层四个模块。提出了物理层串行收/发器设计以及物理链路初始化方案。分析了链路层模块结构，给出了作为SATAⅡ链路层核心的状态机的设计。为满足SATAⅡ协议3．0Gbps的速率，采用扩大数据处理位宽的方法，设计完成了链路层的16b/20b编码模块，同时为提高数据传输可靠性和信号的稳定性，分别实现了链路层CRC校验模块和并行扰码模块。在描述协议传输层的模块结构的基础上，给出了作为传输层核心的状态机的设计，并以DMA DATA OUT命令的操作为例介绍了FIS在传输层中的处理过程。完成了命令层协议状态机的设计，并实现了SATAⅡ新增功能NCQ技术，从而使得数据传输更加有效。最后为使本设计应用更加广泛，设计了基于AHB总线的用户接口。 本设计采用Verilog HDL语言对需要实现的电路进行描述，并使用Modelsim软件仿真。仿真结果表明，本文设计的逻辑电路可靠稳定，与SATAⅡ协议定义功能一致。
上传时间： 2013-06-16
上传用户：cccole0605
随着航天技术的发展，载人飞船、空间站等复杂航天器对空-地或空-空之间数据传输速率的要求越来越高。在此情况下，为了提高空间通信中数据传输的可靠性，保证接收端分路系统能和发送端一致，必须要经过帧同步。对卫星基带信号处理来说，帧同步是处理的第一步也是关键的一步。只有正确帧同步才能获取正确的帧数据进行数据处理。因此，帧同步的效率，将直接影响到整个卫星基带信号处理的结果。 @@ 本设计在研究CCSDS标准及帧同步算法的基础上，利用硬件描述语言及ISE9．2i开发平台在基于FPGA的硬件平台上设计并实现了单路数据输入及两路合路数据输入的帧同步算法，并解决了其中可能存在的帧滑动及模糊度问题。在此基础之上，针对两路合路输入时可能存在的两路输入不同步或帧滑动在两路中分布不均匀问题，设计实现了两路并行帧同步算法，并利用ModelSim SE 6．1f工具对上述算法进行了前仿真和后仿真，仿真结果表明上述算法符合设计要求。 @@ 本论文首先介绍了课题研究的背景及国内外研究现状，其次介绍了与本课题相关的基础理论及系统的软硬件结构。然后对单路数据输入帧同步、两路数据合路输入帧同步和两路并行帧同步算法的具体设计及实现过程进行了详细说明，并给出了后仿真结果及结果分析。最后，对论文工作进行了总结和展望，分析了其中存在的问题及需要改进的地方。 @@关键词 FPGA；CCSDS；帧同步：模糊度；帧滑动
上传时间： 2013-06-11
上传用户：liglechongchong
现场可编程门阵列(FPGA，Field Programmable Gate Array)是可编程逻辑器件的一种，它的出现是随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中。现在，FPGA已广泛地运用于通信领域、消费类电子和车用电子。 本文中涉及的I/O端口模块是FPGA中最主要的几个大模块之一，它的主要作用是提供封装引脚到CLB之间的接口，将外部信号引入FPGA内部进行逻辑功能的实现并把结果输出给外部电路，并且根据需要可以进行配置来支持多种不同的接口标准。FPGA允许使用者通过不同编程来配置实现各种逻辑功能，在IO端口中它可以通过选择配置方式来兼容不同信号标准的I/O缓冲器电路。总体而言，可选的I/O资源的特性包括：IO标准的选择、输出驱动能力的编程控制、摆率选择、输入延迟和维持时间控制等。 本文是关于FPGA中多标准兼容可编程输入输出电路(Input/Output Block)的设计和实现，该课题是成都华微电子系统有限公司FPGA大项目中的一子项，目的为在更新的工艺水平上设计出能够兼容单端标准的I/O电路模块；同时针对以前设计的I/O模块不支持双端标准的缺点，要求新的电路模块中扩展出双端标准的部分。文中以低压双端差分标准(LVDS)为代表构建双端标准收发转换电路，与单端标准比较，LVDS具有很多优点： (1)LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100Ω。这一特征使它适合做并行数据传输。 (2)LVDS信号摆幅小，从而使得该结构可以在2.5V的低电压下工作。 (3)LVDS输入单端信号电压可以从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工艺，辅助Xilinx公司FPGA开发软件ISE，设计完成了可以用于Virtex系列各低端型号FPGA的IOB结构，它有灵活的可配置性和出色的适应能力，能支持大量的I/O标准，其中包括单端标准，也包括双端标准如LVDS等。它具有适应性的优点、可选的特性和考虑到被文件描述的硬件结构特征，这些特点可以改进和简化系统级的设计，为最终的产品设计和生产打下基础。设计中对包括20种IO标准在内的各电器参数按照用户手册描述进行仿真验证，性能参数已达到预期标准。
上传时间： 2013-05-15
上传用户：shawvi
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
并行总线PATA从设计至今已快20年历史，如今它的缺陷已经严重阻碍了系统性能的进一步提高，已被串行ATA(Serial ATA)即SATA总线所取代。SATA作为新一代磁盘接口总线，采用点对点方式进行数据传输，内置数据/命令校验单元，支持热插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的传输速度。目前SATA已在存储领域广泛应用，但国内尚无独立研发的面向FPGA的SATAIP CORE，在这样的条件下设计面向FPGA应用的SATA IP CORE具有重要的意义。 本论文对协议进行了详细的分析，建立了SATA IP CORE的层次结构，将设备端SATA IP CORE划分成应用层、传输层、链路层和物理层；介绍了实现该IPCORE所选择的开发工具、开发语言和所选用的芯片；在此基础上着重阐述协议IP CORE的设计，并对各个部分的设计予以分别阐述，并编码实现；最后进行综合和测试。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)实现了1.5Gbps的串行传输链路；设计满足协议需求、适合FPGA设计的并行结构，实现了多状态机的协同工作：在高速设计中，使用了流水线方法进行并行设计，以提高速度，考虑到系统不同部分复杂度的不同，设计采用部分流水线结构；采用在线逻辑分析仪Chipscope pro与SATA总线分析仪进行片上调试与测试，使得调试工作方便快捷、测试数据准确；严格按照SATA1.0a协议实现了SATA设备端IP CORE的设计。 最终测试数据表明，本论文设计的基于FPGA的SATA IP CORE满足协议需求。设计中的SATA IP CORE具有使用方便、集成度高、成本低等优点，在固态电子硬盘SSD(Solid-State Disk)开发中应用本设计，将使开发变得方便快捷，更能够适应市场需求。
上传时间： 2013-06-21
上传用户：xzt
近年来，以FPGA为代表的数字系统现场集成技术取得了快速的发展，FPGA不但解决了信号处理系统小型化、低功耗、高可靠性等问题，而且基于大规模FPGA单片系统的片上可编程系统(SOPC)的灵活设计方式使其越来越多的取代ASIC的市场。传统的通用信号处理系统使用DSP作为处理核心，系统的可重构型不强，FPGA解决了这一问题，并且现有的FPGA中，多数已集成DSP模块，结合FPGA较强的信号并行处理特性使其与DSP信号处理能力差距很小。因此，FPGA作为处理核心的通用信号处理系统具有很强的可实施性。 @@ 基于上述要求，作者设计和完成了一个基于多FPGA的通用实时信号处理系统。该系统采用4片XC3SD1800A作为处理核心，使用DDR2 SDRAM高速存储实时数据。作者通过全面的分析，设计了核心板、底板和应用板分离系统架构。该平台能够根据实际需求进行灵活的搭配，核心板之间的数据传输采用了LVDS(低电压差分信号)技术，从而使得数据能够稳定的以非常高的速率进行传输。 @@ 本系统属于高速数字电路的设计范畴，因此必须重视信号完整性的设计与分析问题，作者根据高速电路的设计惯例和软件辅助设计的方法，在分析和论证了阻抗控制、PCB堆叠、PCB布局布线等约束的基础上，顺利地完成了PCB绘制与调试工作。 @@ 作为系统设计的重要环节，作者还在文中研究了在系统设计过程中出现的电源完整性问题，并给出了解决办法。 @@ LVDS高速数据通道接口和DDR2存储器接口设计决定本系统的使用性能，本文基于所选的FPGA芯片进行了详细的阐述和验证。并结合系统的核心板和底板，完成了应用板，视频图像采集、USB、音频、LCD和LED矩阵模块显示等接口的设计工作，对其中的部分接口进行了逻辑验证。 @@ 经过测试，该通用的信号处理平台具有实时性好、通用性强、可扩展和可重构等特点，能够满足当前一些信号处理系统对高速、实时处理的要求，可以广泛应用于实时信号处理领域。通过本平台的研究和开发工作，为进一步研究和设计通用、实时信号处理系统打下了坚实的基础。 @@关键词：通用实时信号处理；FPGA；信号完整性；DDR2；LVDS
上传时间： 2013-05-27
上传用户：qiaoyue
虚拟仪器技术是以传感器、信号测量与处理、微型计算机等技术为基础而形成的一门综合应用技术。目前虚拟仪器大部分是基于PC机，利用PCI等总线技术传输数据，数据卡插拔不便，便携性差。随着嵌入式技术的飞速发展，嵌入式系统平台已经应用到各个领域，而市场上的嵌入式虚拟仪器系统还相当少，各种研究工作才刚刚起步，各种高性能的虚拟仪器和处理系统在现代工业控制和科学研究中已成为必不可少的部分。因此在我国开发具有较高性能、接口灵活、功能多样化、低成本的虚拟仪器装置势在必行。 针对目前虚拟仪器系统发展趋势和特点，采用FPGA技术，进行一种支持多种平台的高速虚拟仪器系统的设计与研究，并针对高速虚拟仪器系统中的一些技术难点提出解决方案。首先进行了系统的总体设计，确定了采用FPGA作为系统的控制核心，并选取了Labview作为PC平台应用程序开发工具，利用USB2.0接口来进行数据传输；同时选取嵌入式处理器S3C2410以及WinCE作为嵌入式系统硬软件平台。随后进行了各个具体模块的设计，在硬件方面，分别设计了前端处理电路，ADC电路以及USB接口电路。在软件方面，进行了FPGA控制程序的设计工作，实现了对各个模块和接口电路的控制功能。在上层应用程序的设计方面，设计了Labview应用程序，实现了波形显示和频谱分析等仪器功能，人机界面良好。在嵌入式平台上面，进行了WinCE下GPIO驱动程序设计，并在上层应用程序中调用驱动来进行数据的读取。为了解决高速ADC与数据缓存器的速度不匹配的问题，提出利用多体交叉式存储器结构的设计方案，并在FPGA内对控制程序进行了设计，对其时序进行了仿真。 最后对系统进行了联合调试工作，利用上层软件对输入波形进行采集。根据调试结果看，该系统对输入信号进行了较好的采样和存储，还原了波形，达到了预期效果。课题研究并且对设计出一种支持多平台的新型虚拟仪器系统，具有性能好、使用灵活，节省成本等特点，具有较高的研究价值和现实意义。
上传时间： 2013-04-24
上传用户：shwjl
随着人们对于高速无线数据业务的急切需求以及新的无线通信技术的发展，频谱资源匮乏问题日益严重。无线频谱的紧缺已经成为限制无线通信与服务应用持续发展的瓶颈。认知无线电技术(Cognitive Radio)改变了传统的固定频谱分配方式，它以频谱利用的高效性为目标，允许非授权用户择机利用授权用户的频谱空洞传输数据，以此来解决无线频谱资源短缺的问题。它是具有自主寻找和使用空闲频谱资源能力的智能无线电技术。本文的目标是在基于FPGA+DSP的系统硬件平台上，以软件编程的方式实现认知无线电数据传输的功能。 软件无线电是实现认知无线电的理想平台。本文首先阐述了软件无线电的基本工作原理及关键技术途径，对多速率信号处理中的内插和抽取、带通采样、数字下变频、滤波等技术进行了分析与探讨，为设计多速率调制解调系统提供了理论基础。然后针对软件无线电的要求给出了基于FPFA+DSP的系统设计硬件框图，并对其中的部分硬件(FPGA、AD9857、AD9235)做了简要的描述并给出其初始化过程。在理解基本概念和原理的基础上，详细论述了在系统硬件设计平台上实现的π/4-DQPSK、8PSK、16QAM调制解调技术。本文给出了调制解调系统实现方案中的各个功能模块(差分编、解码，加同步头、内插和成形滤波，下变频，系统同步等)具体的设计方案和通过硬件编程实现了板级的仿真和最后的硬件实现，并对其中得到的数据进行分析，进一步验证方案的可行性。最后介绍了通信板同频谱感知板协同工作原理，依据频谱感知板获取的各个信道状况自适应的选择π/4-DQPSK、8PSK、16QAM调制解调方式并在FPGA上实现了其中部分功能。
上传时间： 2013-05-30
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