用VHDL语言实现DDS直接数字频率合成器的设计
用VHDL语言实现DDS直接数字频率合成器的设计，采用正弦RAM表，可实现频率可控的正弦数字信号，编译、仿真通过。...
数字兆欧表技术资料
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数字兆欧表具有容量大、抗干扰强、指针与数字同步显示、交直流两用、操作简单、自动计算各种绝缘指标（吸收比、极化指数）、各种测量结果具有防掉电功能等特点。
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实现对数组、栈、队列、链表进行数据的删除、插入、逆转功能
实现对数组、栈、队列、链表进行数据的删除、插入、逆转功能，屏幕显示提示输入功能，输入列表中不通的数字，选择了不同的元素存储方式，进而再选择所要的对数据的操作。...
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FPGA中实现基于查找表方式（LUT）的DDS实现
FPGA中实现基于查找表方式（LUT）的DDS实现，可用在数字下变频和COSTAS锁相环中，Verilog编写，本人已经调通...
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