随着信息产业的不断发展,人们对数据传输速率要求越来越高,从而对数据发送端和接收端的性能都提出了更高的要求。接收机的一个重要任务就是在于克服各种非理想因素的干扰下,从接收到的被噪声污染的数据信号中提取同步信息,并进而将数据正确的恢复出来。而数据恢复电路是光纤通信和其他许多类似数字通信领域中不可或缺的关键电路,其性能决定了接收端的总体性能。 目前,数据恢复电路的结构主要有“时钟提取”和“过采样”两种结构。基于“过采样”的数据恢复方法的关键是过采样,即通过引入参考时钟,并增加时钟源个数的方式来代替第一种方法中的“时钟提取”。与“时钟提取”的数据恢复方法相比,基于“过采样”的数据恢复方法在性能上还有较大的差距,但是后者拥有高带宽、立即锁存能力、较低的等待时间和更高的抖动容限,更易于通过数字的方法实现,实现更简单,成本更低,并且这是一种数字化的模拟技术。如果能通过“过采样”方法在普通的逻辑电路上实现622.08Mb/s甚至更高速率的数据恢复,并将它作为一个IP模块来代替专用的时钟恢复芯片,这无疑将是性能和成本的较好结合。 本文主要研究“过采样”数据恢复电路的基本原理,通过全数字的设计方法,给出了在低成本可编程器件FPGA上实现数据恢复电路两种不同的过采样的实现方案,即基于时钟延迟的过采样和基于数据延迟的过采样。基于时钟延迟的过采样数据恢复电路方案,通过测试验证,其最高恢复的数据传输率可达到640Mb/s。测试结果表明,采用该方案实现的时钟恢复电路可工作在光纤通信系统STM-4速率级,即622.08MHz频率上,各方面指标基本符合要求。
上传时间： 2013-04-24
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通用异步收发器UART(Universal Asynchronous Receiver/Transmitter)是广泛使用的串行传输协议。串行外设用到异步串行接口一般采用专用集成电路实现。但是这类芯片一般包含许多辅助模块，而时常不需要使用完整的UART的功能和辅助功能，或者当在FPGA上设计时，需要将UART功能集成到FPGA内部而不能使用芯片。蓝牙主机控制器接口则是实现主机设备与蓝牙模块之间互操作的控制部件。当在使用蓝牙设备的时候尤其是在监控场所，接口控制器在控制数据与计算机的传输上就起了至关重要的作用。 论文针对信息技术的发展和开发过程中的实际需要，设计了一个蓝牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模块。使用VHDL将其核心功能集成，既可以单独使用，也可集成到系统芯片中，并且整个设计紧凑、稳定且可靠，其用途广泛，具有一定的使用价值。 本设计采用TOP-DOWN设计方法，整体上分为UART接口和蓝牙主机控制器接口两部分。首先根据UART和蓝牙主机控制器接口的实现原理和设计指标要求进行系统设计，对系统划分模块以及各个模块的信号连接；然后进行模块设计，设计出每个模块的功能，并用VHDL语言编写代码来实现模块功能；再使用ISE8.2I自带的仿真器对各模块进行功能仿真和时序仿真；最后进行硬件验证，在Virtex-II开发板上对系统进行功能验证。实现了发送、接收和波特率发生等功能，验证了结果，表明设计正确，功能良好，符合设计要求。
上传时间： 2013-04-24
上传用户：tianyi223
本文以Turbo码编译码器的FPGA实现为目标，对Turbo码的编译码算法和用硬件语言将其实现进行了深入的研究。 首先，在理论上对Turbo码的编译码原理进行了介绍，确定了Max-log-MAF算法的译码算法，结合CCSDS标准，在实现编码器时，针对标准中给定的帧长、码率与交织算法，以及伪随机序列模块与帧同步模块，提出了相应解决方案；而在相应的译码器设计中，采用了FPGA设计中“自上而下”的设计方法，权衡硬件实现复杂度与处理时延等因素，优先考虑面积因素，提高元件的重复利用率和降低电路复杂度，来实现Turbo码的Max-log-MAP算法译码。把整个系统分割成不同的功能模块，分别阐述了实现过程。 然后，基于Verilog HDL 设计出12位固点数据的Turbo编译码器以及仿真验证平台，与用Matlab语言设计的相同指标的浮点数据译码器进行性能比较，得到该设计的功能验证。 最后，研究了Tuxbo码译码器几项最新技术，如滑动窗译码，归一化处理，停止迭代技术结合流水线电路设计，将改进后的译码器与先前设计的译码器分别在ISE开发环境中针对目标器件xilinx Virtex-Ⅱ500进行电路综合，证实了这些改进技术能有效地提高译码器的吞吐量，减少译码时延和存储器面积从而降低功耗。
上传时间： 2013-04-24
上传用户：haohaoxuexi
随着计算机科学和视频技术的广泛发展,数字图像采集在电子通信与信息处理领域得到了广泛的应用,例如广播电视的数字化、网络视频、监视监控系统等. 视频图像采集卡作为计算机视频应用的前端设备,承担着模拟视频信号向数字视频信号转换的任务,在多媒体时代占据着重要的位置.设计一种功能灵活,使用方便,便于嵌入到系统中的视频信号采集电路具有重要的实用意义. 本文首先介绍数字图像采集系统的发展现状和前景,提出了本次设计的目标: 完成基于PCI总线的高分辨率图像采集卡设计.然后简单介绍了本次设计用到的基本理论:数据采集理论,特别说明了采样和量化的定义与区别,以及量化的几种方式和量化与AD技术之间的关系. 图像采集系统的基本构成,是以数字信号处理器为核心,控制外围的A/D、D/A转换器和外围存储器.本文对比了当下流行的DSP芯片和IFPGA芯片作为数字处理核心的优缺点,并根据系统实际需要,选用FPGA作为数字信号处理器.然后列举了几款常用A/D视频芯片,还介绍了SDRAM控制的基本流程,最后提出了系统的整体设计方案. 图像采集卡的硬件设计分为A/D前端模拟通道设计和FPGA数字信号传输及外围电路设计.本文重点介绍了A/D芯片外围电路连接和使用方法,对PCI总线和它的控制电路也做了详细阐述.对图像采集卡的PCB布局布线也有详细说明. 图像采集卡FPGA内部程序构成也是本文的一个重点.本次的程序设计主要分为数据采集模块,即与A/D接口模块,数据暂存模块,即SDRAM读写控制模块,数据处理模块和数据传输模块,即PCI控制模块.重点在于对的SDRAM的连续读写控制和各个模块间的协调工作.说明了.A/D采集数据从接收到存储详细过程,以及对SDRAM读写状态机和PCI总线的操控. 最后介绍了硬件调试和FPGA程序验证结果.详细说明了以Modelsim为平台的前端功能仿真和后端时序仿真,以及以SignalTapⅡ为平台,程序下载到FPGA中进行的实时验证.结果表明整个图像采集系统基本达到了系统设计中所给出的性能指标,证明了整个系统设计的正确性和合理性.
上传时间： 2013-04-24
上传用户：amandacool
数字存储示波器（DSO）上世纪八十年代开始出现，由于当时它的带宽和分辨率较低，实时性较差，没有具备模拟示波器的某些特点，因此并没有受到人们的重视。随着数字电路、大规模集成电路及微处理器技术的发展，尤其是高速模/数（A/D）转换器及半导体存储器（RAM）的发展，数字存储示波器的采样速率和实时性能得到了很大的提高，在工程测量中，越来越多的工程师用DSO来替代模拟示波器。 本文介绍了一款双通道采样速率达1GHz，分辨率为8Bits，实时带宽为200MHz数字存储示波器的研制。通过对具体功能和技术指标的分析，提出了FPGA＋ARM架构的技术方案。然后，本文分模块详细叙述了整机系统中部分模块，包括前端高速A/D转换器和FPGA的硬件模块设计，数据处理模块软件的设计，以及DSO的GPIB扩展接口逻辑模块的设计。 本文在分析了传统DSO架构的基础上，提出了本系统的设计思想和实现方案。在高速A/D选择上，国家半导体公司2005年推出的双通道采样速率达500MHz高速A/D转换器芯片ADC08D500，利用其双边沿采样模式（DES）实现对单通道1GHz的采样速率，并且用Xilinx公司Spraten-3E系列FPGA作为数据缓冲单元和存储单元，提高了系统的集成度和稳定性。其中，FPGA缓冲单元完成对不同时基情况下多通道数据的抽取，处理单元完成对数据正弦内插的计算，而DSO中其余数据处理功能包括数字滤波和FFT设计在后端的ARM内完成。DSO中常用的GPIB接口放在FPGA内集成，不仅充分利用了FPGA内丰富的逻辑资源，而且降低了整机成本，也减少了电路规模。 最后，利用ChipscopePro工具对采样系统进行调试，并分析了数据中的坏数据产生的原因，提出了解决方案, 并给出了FPGA接收高速A/D的正确数据。
上传时间： 2013-07-07
上传用户：asdkin
光斑质心检测系统是APT精跟踪伺服系统的关键技术之一，目前的光斑检测系统大多是基于PC机的，存在着高速实时性、稳定性问题。在总结各种检测算法的基础上，本文提出了基于FPGA的图像处理算法，实现了激光光斑中心的高速实时检测。 文中主要采用3×3窗口模块和自适应阈值模块，先对CCD输入数据进行处理，判断光斑的范围，然后再运用光斑的质心算法对光斑所占的像元进行运算，得出光斑位置的脱靶量，最后用VGA格式将图像显示在LCD上。本文达到了的3000帧/s的脱靶量帧速，精度为2urad的技术指标，实现了高速率、高精度的精跟踪要求。
上传时间： 2013-04-24
上传用户：林鱼2016
图像采集是数字化图像处理的第一步，开发图像采集平台是视觉系统开发的基础。视觉检测的速度是视觉检测要解决的关键技术之一，也是专用图像处理系统设计所要完成的首要目标
标签： 高速图像采集
上传时间： 2013-04-24
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随着微电子技术和计算机技术的迅猛发展，尤其是现场可编程器件的出现，为满足实时处理系统的要求，诞生了一种新颖灵活的技术——可重构技术。它采用实时电路重构技术，在运行时根据需要，动态改变系统的电路结构，从而使系统既有硬件优化所能达到的高速度和高效率，又能像软件那样灵活可变，易于升级，从而形成可重构系统。可重构系统的关键在于电路结构可以动态改变，这就需要有合适的可编程逻辑器件作为系统的核心部件来实现这一功能。 论文利用可重构技术和“FD-ARM7TDMLCSOC”实验板的可编程资源实现了一个8位微程序控制的“实验CPU”，将“实验CPU”与实验板上的ARMCPU构成双内核CPU系统，并对双内核CPU系统的工作方式和体系结构进行了初步研究。 首先，文章研究了8位微程序控制CPU的开发实现。通过设计实验CPU的系统逻辑图，来确定该CPU的指令系统，并给出指令的执行流程以及指令编码。“实验CPU”采用的是微程序控制器的方式来进行控制，因此进行了微程序控制器的设计，即微指令编码的设计和微程序编码的设计。为利用可编程资源实现该“实验CPU”，需对“实验CPU”进行VHDL描述。 其次，文章进行了“实验CPU”综合下载与开发。文章中使用“Synplicity733”作为综合工具和“Fastchip3.0”作为开发工具。将“实验CPU”的VHDL描述进行综合以及下载，与实验箱上的ARMCPU构成双内核CPU，实现了基于可重构技术的双内核CPU的系统。根据实验板的具体环境，文章对双内核CPU系统存在的关键问题，如“实验CPU”的内存读写问题、微程序控制器的实现，以及“实验CPU'’框架等进行了改进，并通过在开发工具中添加控制模块和驱动程序来实现系统工作方式的控制。 最后，文章对双核CPU系统进行了功能分析。经分析，该系统中两个CPU内核均可正常运行指令、执行任务。利用实验板上的ARMCPU监视用“实验CPU”的工作情况，如模拟“实验CPU”的内存，实现机器码运行，通过串行口发送的指令来完成单步运行、连续运行、停止、“实验CPU"指令文件传送、“实验CPU"内存修改、内存察看等工作，所有结果可显示在超级终端上。该系统通过利用ARMCPU来监控可重构CPU，研究双核CPU之间的通信，尝试新的体系结构。
上传时间： 2013-04-24
上传用户：royzhangsz
现场可编程门阵列(FPGA)是一种现场可编程专用集成电路，它将门阵列的通用结构与现场可编程的特性结合于一体，如今，FPGA系列器件已成为最受欢迎的器件之一。随着FPGA器件的广泛应用，它在数字系统中的作用日益变得重要，它所要求的准确性也变得更高。因此，对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。随着FPGA器件的迅速发展，FPGA的密度和复杂程度也越来越高，使大量的故障难以使用传统方法进行测试，所以人们把视线转向了可测性设计(DFT)问题。可测性设计的提出为解决测试问题开辟了新的有效途径，而边界扫描测试方法是其中一个重要的技术。 本文对FPGA的故障模型及其测试技术和边界扫描测试的相关理论与方法进行了详细的探讨，给出了利用布尔矩阵理论建立的边界扫描测试过程的数学描述和数学模型。论文中首先讨论边界扫描测试中的测试优化问题，总结解决两类优化问题的现有算法，分别对它们的优缺点进行了对比，进而提出对两种现有算法的改进思想，并且比较了改进前后优化算法的性能。另外，本文还对FPGA连线资源中基于边界扫描测试技术的自适应完备诊断算法进行了深入研究。在研究过程中，本文基于自适应完备诊断的思想对原有自适应诊断算法的性能进行了分析，并将独立测试集和测试矩阵的概念引入原有自适应诊断算法中，使改进后的优化算法能够简化原算法的实现过程，并实现完备诊断的目标。最后利用测试仿真模型证明了优化算法能够更有效地实现完备诊断的目标，在紧凑性指标与测试复杂性方面比现在算法均有所改进，实现了算法的优化。
上传时间： 2013-06-30
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数字射频存储器(Digital Radio FreqlJencyr：Memory DRFM)具有对射频信号和微波信号的存储、处理及传输能力，已成为现代雷达系统的重要部件。现代雷达普遍采用了诸如脉冲压缩、相位编码等更为复杂的信号处理技术，DRFM由于具有处理这些相干波形的能力，被越来越广泛地应用于电子对抗领域作为射频频率源。目前，国内外对DRFM技术的研究还处于起步阶段，DRFM部件在采样率、采样精度及存储容量等方面，还不能满足现代雷达信号处理的要求。 本文介绍了DRFM的量化类型、基本组成及其工作原理，在现有的研究基础上提出了一种便于工程实现的设计方法，给出了基于现场可编程门阵列(Field Programmable Gate Array FPGA)实现的幅度量化DRFM设计方案。本方案的采样率为1 GHz、采样精度12位，具体实现是采用4个采样率为250 MHz的ADC并行交替等效时间采样以达到1 GHz的采样率。单通道内采用数字正交采样技术进行相干检波，用于保存信号复包络的所有信息。利用FPGA器件实现DRFM的控制器和多路采样数据缓冲器，采用硬件描述语言(Very High Speed}lardware Description Language VHDL)实现了DRFM电路的FPGA设计和功能仿真、时序分析。方案中采用了大量的低压差分信号(Low Voltage Differential Signaling LVDS)逻辑的芯片，从而大大降低了系统的功耗，提高了系统工作的可靠性。本文最后对采用的数字信号处理算法进行了仿真，仿真结果证明了设计方案的可行性。 本文提出的基于FPGA的多通道DRFM系统与基于专用FIFO存储器的DRFM相比，具有更高的性能指标和优越性。
上传时间： 2013-06-01
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