ATmega8-Protues仿真之五 定时_计数器学习
上传时间： 2014-01-01
上传用户：731140412
此程序设计了一个多功能计数器，能完成加、减、乘、除、开方、正弦、余弦等了功能。其开发开台是keil、proteus。
上传时间： 2016-05-06
上传用户：libinxny
各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触发器,集成数模转换器(DAC),逐次渐进型模数转换器(ADC)
上传时间： 2013-12-19
上传用户：heart520beat
ＰＬＣ的一个三相异步的实验，有做plc实验的朋友，需要这个的话下来看吧：）外加它的编程器
上传时间： 2016-05-06
上传用户：stewart·
利用AT89S51单片机来制作一个手动计数器，在AT89S51单片机的P3.7管脚接一个轻触开关，作为手动计数的按钮，用单片机的P2.0－P2.7接一个共阴数码管，作为00－99计数的个位数显示，用单片机的P0.0－P0.7接一个共阴数码管，作为00－99计数的十位数显示
上传时间： 2016-05-07
上传用户：gmh1314
Socket异步通信示程序代码下载.非常直观，非常简单，好学习
上传时间： 2013-12-09
上传用户：叶山豪
FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、 与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data） 为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和 满标志（full）以禁止读写操作。
上传时间： 2014-01-25
上传用户：赵云兴
基于DSP2407的汇编语言实现交流电机异步调速系统控制程序，研究生期间完成的项目的一部分。算法和控制方案相见程序！
上传时间： 2013-12-22
上传用户：cxl274287265
一个通用计数器的VHDL源代码,只要稍做修改，就可以实现各种进制的计数器。
上传时间： 2013-12-27
上传用户：363186
8位计数器的程序，CYPRESS公司生产的PSOC
上传时间： 2013-12-23
上传用户：685
