序列合并
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串并结合的维特比算法的FPGA实现.rar
卷积码是一种应用广泛的信道纠错码，维特比算法是卷积码近最优的译码算法。随着FPGA芯片处理能力和设计的灵活性发展，在FPGA芯片中完成维特比译码算法成为了通信系统设计的一个有效手段。 @@ 本文在分析研究维特比算法的基础上，设计并实现了了一...
2023-09-28
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电子式互感器合并器设计方案研究
·摘要： 合并单元是电子式互感器与保护设备接口的重要组成部分.文章简要介绍了电子式互感器合并单元的定叉.从工程化的角度对合并器的主要功能和实现方法进行分析研究.以功能模块划分的方法结合硬件实现,采用DSP为主处理器,FPGA为辅...
2024-11-29
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13.12864显示程序_并行
这份详尽的13.12864显示程序_并行文档，专为使用YL-39开发板和mega16单片机的开发者设计。它不仅提供了详细的代码示例，还包含了从硬件连接到软件编程的全方位指导，非常适合那些希望深入了解LCD显示技术或正在寻找实用案例来提升自己...
2025-12-06
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