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VerilogHDL那些事儿_建模篇
在众多的Verilog HDL 参考书，隐隐约约会会出现这样的一个“建模”。建模在Verilog HDL的世界里是一个重要的基础，笔者始终无法明白，为什么参考书们怎么都不甘情愿的好好描述它们。“建模”顾名思义就是“模块建立”的省略。FPGA...
2026-03-17
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VerilogHDL那些事儿-整合篇
适用于数字电路设计与验证项目，本书聚焦Verilog HDL中理想时序与物理时序的整合方法，帮助开发者优化模块性能与逻辑平衡，提升系统整体稳定性与效率。
2026-02-25
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VerilogHDL那些事儿——整合篇
笔者详细的谈论许多在整合里会出现的微妙思路，如：如何把计数器/定时器整合在某个步骤里，从何提升模块解读性和扩展性。此外，在整合篇还有一个重要的讨论，那就是 for，while 和 do ... while 等循环。这些都是一些顺序语言的佼佼...
2022-06-13
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