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VHDL串并转换源程序,可以实现信号在串行和并行间的转换。
verilog实现串并转换程序,适合初学FPGA的爱好者参考学习
并转串口74HC165子程序
串行口与看 接口转换,内容新颖,使用驱可视华开发环境开发,使用到基本开发步骤
一个可综合的串并转换接口verilog源代码
难得一见的VHDL串口转并口完整实现,适用于DSP与FPGA间高效通信。代码结构清晰,逻辑严谨,适合深入理解异步数据转换机制。
Verilog源代码,实现串并转换,学Verilog的不错的基本例程
verilogHDL编写的并串转换模块,在ISE软件中仿真过,可综合,绝对是正确的
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