搜索结果
找到约 8,339 项符合
射频锁相环 的查询结果
软件设计/软件工程 介绍了一种基于锁频锁相环(FPLL)的载波跟踪算法。频率跟踪模块可以适应较大动态范围的频率变化
介绍了一种基于锁频锁相环(FPLL)的载波跟踪算法。频率跟踪模块可以适应较大动态范围的频率变化，基于软件的数控振荡器(NCO)模块可以达到极高的频率跟踪精度。由于有锁频环的频率牵引，锁相环路滤波器可以设计得很窄，具有很好的抑噪性能，满足精确跟踪载波相位的要求。因此，该基于FPLL的载波跟踪算法可以适应信号存在较大 ...
中间件编程 pll 的64倍频 锁相环技术用 实现倍频 从而达到对频率的分频
pll 的64倍频
锁相环技术用 实现倍频 从而达到对频率的分频
技术资料 射频锁相环基础理论
一.基础理论锁相环路（Phase Locked Loop）是一个闭环的相位控制系统，它的输出信号的相位能自动跟踪输入信号相位。系统框图如下：当0，（1）与0：（1）相等时，两矢量以相同的角速度旋转，相对位置，即夹角维持不变，通常数值又较小，这就是环路的锁定状态。从输入信号加到锁相环路的输入端开始，一直到环路达到锁定的全过 ...
汇编语言 AT89C2051+MC44817锁相环电路CATV射频调制器汇编源代码。
AT89C2051+MC44817锁相环电路CATV射频调制器汇编源代码。
技术资料 ad9361射频和基带锁相环用户手册
ad9361射频和基带锁相环用户手册
嵌入式/单片机编程 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
单片机开发 MB1504锁相环芯片的51单片机驱动程序,可以根据需要修改合适的分频值来完成频率合成配置.
MB1504锁相环芯片的51单片机驱动程序,可以根据需要修改合适的分频值来完成频率合成配置.
VHDL/FPGA/Verilog 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器
小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声,
传统的相位补偿方法由于对A&ouml D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功
能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技 ...
VHDL/FPGA/Verilog 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.