封装描述
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VHDL语言描述
VHDL语言描述,时钟分频,给定CPLD试验板系统时钟设置50M,但由于本作品的需要,我们将系统时钟经过20分频得到DS18B20所需的工作时钟,大约为1.25M。
2014-12-06
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2022-05-04
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