虫虫首页| 资源下载| 资源专辑| 精品软件
登录| 注册

容灾实现

  • 基于FPGA实现数字滤波

    随着科技的发展,电子电路的设计正逐渐摆脱传统的设计模式。可编程逻辑器件及硬件描述语言的出现与发展从根本上改变了数字系统设计与实现的技术与方法,越来越多的数字信号处理系统采用可编程逻辑器件来实现。 数字滤波技术作为数字信号处理的基本分支之一,在各种数字信号处理中起着重要作用,被广泛应用于很多领域。其中有限长冲激响应(FIR)滤波器,只有零点、系统稳定、运算速度快、具有线性相位的特性,设计灵活,在工程实际中获得广泛应用。 本文以数字滤波器的基本理论为依据,通过对现场可编程门阵列(FPGA)内部结构的研究,结合软件工程学中结构化设计思想和硬件描述语言的特点,以9阶FIR低通数字滤波器为例,采用Altera公司的EPIK30TC144-3器件完成了FIR数字滤波器的软硬件设计。我们在设计中采用了层次化、模块化的设计思想,将整个滤波器划分为多个功能模块,利用VHDL语言进行了各个功能模块的设计。 为了使设计的过程和结果更为直观,文中详细介绍了核心及外围硬件电路的设计过程,最终达到了基于FPGA硬件实现参数化FIR数字滤波器的目的。实验测试表明,本论文所设计的基于FPGA的9阶FIR低通数字滤波器基本达到了设计指标。依照此方法,只要修改参数,升级相关硬件,便可以更改滤波器性能,实现高通、带通FIR数字滤波器,说明本设计具有普遍指导意义。

    标签: FPGA 数字滤波

    上传时间: 2013-05-24

    上传用户:1101055045

  • 心电检测系统及其FPGA实现

    心血管疾病是当今危害人类健康的主要疾病之一,心电图检查是临床上诊断心血管疾病的重要方法。心电图准确的自动分析与诊断对于心血管疾病的诊断起着关键的作用,也是国内外学者所热衷的研究课题。QRS复合波的检测是心电自动分析的关键环节,检出的位置精度关系到后续处理和分析的正确性和准确性。 本文在总结前人工作的基础上,对基于小波变换的QRS复合波检测算法做了深入研究;并针对小波变换算法与心电检测算法的结构提出了一种硬件实现方法。本文的主要内容包括基于小波变换的心电信号检测算法设计和该算法在FPGA系统上的实现两个部分。 对国内外近年内发展起来的各种心电检测方法进行了总结,并综合考虑检出率和硬件实现的实时性等问题,采用小波变换方法对QRS复合波进行检测。根据QRs复合波经小波变换后,心电特征波在某些尺度上对应有相对明显的模极值对,通过在对应尺度上判断模极值对,进而检测出对应的特征波。 设计了基于小波变换的心电信号检测算法的FPGA实现系统。系统主要包含三个模块:心电信号预处理模块、小波分解模块和检测模块。心电信号预处理模块对输入的心电信号进行滤波预处理,以消除工频干扰和基线漂移。小波分解模块采用流水线设计,即把各层小波分解分成各个模块独立实现,以提高运算效率。检测模块的功能是利用小波分解模块的输出结果在各尺度上寻找模极值对,并根据检测策略检测QRS复合波。 本文采用Veillog语言对设计进行了仿真验证,并通过MIT-BIH心律失常标准数据库对本文的设计实现进行性能评估,获得了较好的检出率。同时,综合结果也表明系统时钟能够工作在较高的频率,足以满足高速实时对心电信号的处理与检测。

    标签: FPGA 心电检测

    上传时间: 2013-04-24

    上传用户:daoxiang126

  • 交织与解交织的算法研究及FPGA实现

    本文主要研究了数字声音广播系统(DAB)内交织器与解交织器的算法及硬件实现方法。时间交织器与解交织器的硬件实现可以有几种实现方案,本文对其性能进行了分析比较,选择了一种工程中实用的设计方案进行设计,并将设计结果以FPGA设计验证。时间解交织器的交织速度、电路面积、占用内存、是设计中主要因素,文中采用了单口SRAM实现,减少了对存储器的使用,利用lC设计的优化设计方法来改善电路的面积。硬件实现是采用工业EDA标准Top-to-Down设计思想来设计时间解交织,使用verilogHDL硬件描述语言来描述解交织器,用Cadence Nc-verilog进行仿真,Debussy进行debug,在Altera公司的FPGA开发板上进行测试,然后用ASIC实现。测试结果证明:时间解交织器的输出正确,实现速度较快,占用面积较小。

    标签: FPGA 算法研究

    上传时间: 2013-04-24

    上传用户:梧桐

  • 扩频与解扩的关键技术研究和FPGA实现

    扩频通信是现代通信系统中的一种重要的通信方式,具有较强的抗干扰、抗多径性能以及频谱利用率高、多址通信等诸多优点,得到了广泛的应用。FPGA以其功能强大,开发过程投资少、周期短,可反复修改,保密性能好,开发工具智能化等特点成为当今硬件设计的重要方式。本文研究了直接序列扩频系统,重点研究了扩频部分和解扩部分,对扩频码的性能、匹配滤波器以及频差相差的估计和修正等关键技术进行了详细的分析和说明。在此基础上,运用VHDL语言进行了FPGA部分的功能实现,给出了一些相关的仿真及测试结果。最后对该系统还需进一步研究的问题进行了简要的介绍,对调试过程中的出现的一些问题进行了简单的分析和小结。

    标签: FPGA 扩频 关键技术

    上传时间: 2013-05-26

    上传用户:四只眼

  • 屏上显示模块的FPGA实现

    随着数字电视技术的飞速发展,数字机顶盒已成为现在模拟电视收看数字电视节目必不可少的设备。而数字机顶盒需要在解码后的模拟视频信号上加入屏幕显示信息(如亮度、色度、信息服务菜单等)以提供给观众良好的界面和灵活的人机交互。 v屏幕显示系统(OSG,On-Screen-Graphics)解决了现有模拟电视无法实现的叠加屏幕显示信息的问题,提供同步输出叠加有各种图形、文字的电视节目图像的功能,其中最主要的部分是OSD(On-Screen-Display),即屏幕显示单元。OSD将叠加的位图图像分为多个OSD块,一般定义为矩形区域。每个矩形区域,例如台标、参数调节框、字幕等,都有独立的4色、16色或256色颜色查找表。同时OSG系统也支持真彩模式。OSD块经由编码/混合器与视频图像进行alpha混合后输出到电视屏幕上。 本文详细介绍了应用FPGA设计包括屏幕显示单元在内的OSG系统的思路和设计过程,描述了模块的划分与功能仿真。在论文前半部分,本文给出了图文屏幕显示系统各子单元的工作流程,接着论文的后半部分,给出了详细的模块接口说明和硬件实现。

    标签: FPGA 显示模块

    上传时间: 2013-07-27

    上传用户:万有引力

  • 网格编码调制技术的FPGA实现

    在传统的数字传输系统中,纠错编码与调制是各自独立设计并实现的,译码与解调也是如此。80年代初,Ungerboeck根据调制解调与纠错编码的特点,提出了一种新的思想,称作网格编码调制,记为TCM。它是将调制解调与纠错编码当成一个整体来设计。它的中心思想是:采用编码方法将信号空间做最佳分割,使已调信号矢量端点间有最大的距离。这样就可以在相同发射功率、相同有效性的条件下提高信息传输的可靠性,特别适用于频带受限和功率受限信道。它在卫星通信和移动通信中的应用又使它成为研究热点。 本文介绍了TCM编码调制的基本原理,在此基础上提出了一种新的TCM编码的方法;介绍了卷积码Viterbi译码的基本原理和步骤,在此基础上分析了TCM的Viterbi译码的特点;研究了TCM在高斯白噪声条件下的误码性能及其编码增益,并在MATLAB上仿真来进行验证;介绍了数字逻辑设计的基本方法和流程,在此基础上介绍了基于FPGA的TCM系统的各个模块。

    标签: FPGA 网格编码 调制技术

    上传时间: 2013-07-26

    上传用户:13913148949

  • 基于FPGA的RS码编译码器的设计与实现

    研制发射微小卫星,是我国利用空间技术服务经济建设、造福人类的重要途径。现代微小卫星在短短20年里能取得长足的发展,主要取决于微小卫星自身的一系列特点:重量轻,体积小,成本低,性能高,安全可靠,发射方便、快捷灵活等。在卫星通信系统中,由于传输信道的多径和各种噪声的影响,信号在接收端会引起差错,通过信道编码环节,可对这些不可避免的差错进行检测和纠正。 在微小卫星通信链路中,信道编码器的任务是差错控制。本文采用符合空间数据系统咨询委员会CCSDS标准的链接码进行信道编码,即内码为(2,1,6)的卷积码,外码为(255,223)的RS码,中间进行交织操作。其中,里德-索罗蒙码(简称RS码)是一种重要的非二进制BCH码,是分组码中纠错能力最强的纠错码,一次可以纠正多个突发错误,广泛地用于空间通信中。 本文针对南京航空航天大学自行研制的微小卫星通信分系统的技术要求,在用SystemView和C语言仿真的基础上,用硬件描述语言Verilog设计了RS(255,223)编码器和译码器,使用Modelsim软件进行了功能仿真,并通过Xilinx公司的软件ISE对设计进行综合、布局布线,最后生成可下载的比特流文件下载到Xilinx公司的型号为XC3S2000的FPGA芯片中,完成了电路的设计并实现了编码译码的功能,表明本文设计的信道编解码器的正确性和实用性,满足了微小卫星通信分系统的技术要求。

    标签: FPGA RS码 编译码器

    上传时间: 2013-08-01

    上传用户:lili123

  • 新型并行Turbo编译码器的FPGA实现

    可靠通信要求消息从信源到信宿尽量无误传输,这就要求通信系统具有很好的纠错能力,如使用差错控制编码。自仙农定理提出以来,先后有许多纠错编码被相继提出,例如汉明码,BCH码和RS码等,而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而,Turbo码迭代译码复杂度大,导致其译码延时大,故而在工程中的应用受到一定限制,而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法,很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz,帧长为1024比特,并行子译码器数和最大迭代次数均为4时,可支持8.2Mbps的编译码数掘吞吐量,而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC/PHY和PCI接口,很好地满足了通信系统需求。系统测试结果表明,本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章,第一章为绪论,介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现,分别介绍了编码器和译码器的RTL设计,还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构,使用SOC架构处理系统和基于NIOSII处理器和uC/0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。

    标签: Turbo FPGA 并行 编译码器

    上传时间: 2013-04-24

    上传用户:ziyu_job1234

  • 用FPGA实现8051内核及外设I2C接口

    8051处理器自诞生起近30年来,一直都是嵌入式应用的主流处理器,不同规模的805l处理器涵盖了从低成本到高性能、从低密度到高密度的产品。该处理器极具灵活性,可让开发者自行定义部分指令,量身订制所需的功能模块和外设接口,而且有标准版和经济版等多种版本可供选择,可让设计人员各取所需,实现更高性价比的结构。如此多的优越性使得8051处理器牢固地占据着庞大的应用市场,因此研究和发展8051及与其兼容的接口具有极大的应用前景。在众多8051的外设接口中,I2C总线接口扮演着重要的角色。通用的12C接口器件,如带12C总线的RAM,ROM,AD/DA,LCD驱动器等,越来越多地应用于计算机及自动控制系统中。因此,本论文的根本目的就是针对如何在8051内核上扩展I2C外设接口进行较深入的研究。 本课题项目采用可编程技术来开发805l核以及12C接口。由于8051内核指令集相容,我们能借助在现有架构方面的经验,发挥现有的大量代码和工具的优势,较快地完成设计。在8051核模块里,我们主要实现中央处理器、程序存储器、数据存储器、定时/计数器、并行接口、串行接口和中断系统等七大单元及数据总线、地址总线和控制总线等三大总线,这些都是标准8051核所具有的模块。在其之上我们再嵌入12C的串行通信模块,采用自下而上的方法,逐次实现一位的收发、一个字节的收发、一个命令的收发,直至实现I2C的整个通信协议。 8051核及I2C总线的研究通过可编程逻辑器件和一块外围I2C从设备TMPl01来验证。本课题的最终目的是可编程逻辑器件实现的8051核成功并高效地控制扩展的12C接口与从设备TMPl01通信。 用EP2C35F672C6芯片开发的12C接口,数据的传输速率由该芯片嵌入8051微处理的时钟频率决定。经测试其传输速率可达普通速率和快速速率。 目前集成了该12C接口的8051核已经在工作中投入使用,主要用于POS设备的用户数据加密及对设备温度的实时控制。虽然该设备尚未大批量投产,但它已成功通过PCI(PaymentCardIndustry)协会认证。

    标签: FPGA 8051 I2C 内核

    上传时间: 2013-06-18

    上传用户:731140412

  • 用FPGA实现带硬件浮点运算器的8051

    8051系列是至今为止最成功的单片机之一,在FPGA平台上研究带硬件浮点运算器的8051是对其在SoC及专用化的方向上的一次迈进。文章首先介绍了8051的基本架构,包括硬件模块、指令系统、内存分配以及基本外设。然后讲解了在设计8051时如何划分模块,每个模块的功能与设计,同时也介绍了如何设计流水线来加速8051的处理速度。对于浮点运算器,文章介绍了IEEE浮点数的表示方法,包括各种特殊值的表示方法以及作用。在探讨浮点运算器设计的时候首先是给出了模块的划分及其实现的功能,然后以生动的实例介绍了加减乘除四种浮点运算的算法。在介绍完8051与浮点运算器设计以后,文章介绍了如何将浮点运算器集成到8051上,包括硬件上的数据线接口和控制线接口,以及软件中如何运用硬件浮点运算器。最后文章给出了此设计在ModelSim上的仿真结果以及在CyclonelIFPGA芯片上的验证过程,可以清楚地看到,与KeilC51软件库的浮点运算相比,加法运算从186个时钟周期减少到4个时钟周期,减法运算从200个时钟周期减少到4个时钟周期,乘法运算从241个时钟周期减少到4个时钟周期,而除法则由原来的¨lO个时钟周期减少到4个时钟周期,可见硬件浮点运算器使8051在运算能力上有了质的提高。 笔者也在“Google”和“百度”搜索引擎上,以及“维普数据论文网’’上搜索过,都没有发现有类似的设计,带硬件浮点运算器的8051可谓是一次创新,希望在实际应用中能有用武之地。

    标签: FPGA 8051 硬件 浮点运算器

    上传时间: 2013-04-24

    上传用户:13081287919