LED照明已确然成为一项主流技术。该项技术正日臻成熟，标志之一就是大量LED照明标准和规范的陆续出台。严格的效率要求已存在相当一段时间了，今后仍将不断提高。但近段时间，LED照明设计师的工作却更为棘手了，因为要同时满足以下两项要求：既要用针对白炽灯的调光器来实现调光控制功能，又要实现高功率因数性能。
上传时间： 2013-05-27
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本文实现了GPS中频信号处理的整体设计方案。该方案使用Zarlink公司的GP2015射频芯片和FPGA共同搭建硬件系统，用于实现GPS定位功能。其中GP2015芯片作为GPS信号接收前端，FPGA作为系统搭建和算法实现的平台。 首先，针对建立GPS中频数据处理平台的需要，设计了GPS信号接收的射频前端以及LVDS数据传输电路，编写了FPGA传输大量高频数据的VHDL程序，实现了数据的传输及存储。其次，设计PC机的用户界面接口程序，为控制和测试提供了可靠的保障。在此基础上开发了GPS中频数据处理的平台，为研究GPS定位算法提供了硬件基础。 数据捕获和追踪是GPS算法中最耗时的两部分，因此，本设计提出快速精确的数据捕获方法。在分析频域捕获算法的基础上，提出相位差分精确定频的方法，分析其可行性，给出实施方案并与普通串行精确定频算法比较，经过实验，得到了很好的结果。 在研究捕获算法的基础上，本文在FPGA上实现了GPS中频信号的捕获算法。既保证了软件算法的灵活性又利用了硬件工作的实时性，达到了快速捕获的目的。
上传时间： 2013-04-24
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无线局域网(WLAN,Wireless Local Area Network)是未来移动通信系统的重要组成部分.为了满足用户高速率、方便灵活的接入互联网的需求,WLAN的研究和建设正在世界范围内如火如荼的展开.由于摆脱了有线连接的束缚,无线局域网具有移动性好、成本低和不会出现线缆故障等特点.该文对无线局域网的主流协议IEEE 802.11a的物理层实现技术进行了系统的研究和分析,并采用可编程ASIC器件FPGA,设计实现了物理层基带处理的关键模块,为今后形成具有自主知识产权的IP核奠定了基础.该文研究内容得到了天津市信息化办公室"宽带无线局域网关键技术研究"项目经费的支持.该文在对IEEE 802.11a协议深入研究的基础上,提出了物理层的实现方案和功能模块划分.重点研究了实现基带处理的关键模块:FIR滤波器、卷积码编码器以及(2,1,7)Viterbi译码器的实现算法和硬件结构.在Viterbi译码器的设计中,
上传时间： 2013-06-19
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JPEG2000是由ISO/ITU-T组织下的IEC JTC1/SC29/WG1小组制定的下一代静止图像压缩标准.与JPEG(Joint Photographic Experts Group)相比,JPEG2000能够提供更好的数据压缩比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多种特性使得它具有广泛的应用前景.但是,JPEG2000是一个复杂编码系统,目前为止的软件实现方案的执行时间和所需的存储量较大,若想将JPEG2000应用于实际中,有着较大的困难,而用硬件电路实现JPEG2000或者其中的某些模块,必然能够减少JPEG200的执行时间,因而具有重要的意义.本文首先简单介绍了JPEG2000这一新的静止图像压缩标准,然后对算术编码的原理及实现算法进行了深入的研究,并重点探讨了JPEG2000中算术编码的硬件实现问题,给出了一种硬件最优化的算术编码实现方案.最后使用硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器传输级(Register Transfer Level,RTL描述了该硬件最优化的算术编码实现方案,并以Altera 20K200E FPGA为基础,在Active-HDL环境中进行了功能仿真,在Quartus Ⅱ集成开发环境下完成了综合以及后仿真,综合得到的最高工作时钟频率达45.81MHz.在相同的输入条件下,输出结果表明,本文设计的硬件算术编码器与实现JPEG2000的软件:Jasper[2]中的算术编码模块相比,处理时间缩短了30﹪左右.因而本文的研究对于JPEG2000应用于数字监控系统等实际应用有着重要的意义.
上传时间： 2013-05-16
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近年来提出的光突发交换OBS(Optical．Burst Switching)技术，结合了光路交换(OCS)与光分组交换(OPS)的优点，有效支持高突发、高速率的多种业务，成为目前研究的热点和前沿。 本论文围绕国家“863”计划资助课题“光突发交换关键技术和试验系统”，主要涉及两个方面：LOBS边缘节点核心板和光板FPGA的实现方案，重点关注于边缘节点核心板突发包组装算法。 本文第一章首先介绍LOBS网络的背景、架构，分析了LOBS网络的关键技术，然后介绍了本论文后续章节研究的主要内容。 第二章介绍了LOBS边缘节点的总体结构，主要由核心板和光板组成。核心板包括千兆以太网物理层接入芯片，突发包组装FPGA，突发包调度FPGA，SDRAM以及背板驱动芯片($2064)等硬件模块。光板包括$2064，发射FPGA，接收FPGA，光发射机，光接收机，CDR等硬件模块。论文对这些软硬件资源进行了详细介绍，重点关注于各FPGA与其余硬件资源的接口。 第三章阐明了LOBS边缘节点FPGA的具体实现方法，分为核心板突发包组装FPGA和光板FPGA两部分。核心板FPGA对数据和描述信息分别存储，仅对描述信息进行处理，提高了组装效率。在维护突发包信息时，实时查询和更新FEC配置表，保证了对FEE状态表维护的灵活性。在读写SDRAM时都采用整页突发读写模式，对MAC帧整帧一次性写入，读取时采用超前预读模式，对SDRAM内存的使用采取即时申请方式，十分灵活高效。光板FPGA分为发射和接收两个方向，主要是将进入FPGA的数据进行同步后按照指定的格式发送。 第四章总结了论文的主要内容，并对LOBS技术进行展望。本论文组帧算法采用动态组装参数表的方法，可以充分支持各种扩展，包括自适应动态组装算法。
上传时间： 2013-05-26
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本文以Turbo码译码器的FPGA实现为目标，对Turbo码的迭代译码算法及用硬件语言实现其译码算法进行了深入研究。 本文首先在理论上对Turbo码的编译码原理进行了深入的研究，并用C语言对其MAP译码算法进行了验证仿真，接着就Turbo码MAP算法的衍生算法即LOG_MAP和MAX_LOG_MAP算法用C程序做了仿真和测试。随后本文就一些对MAP译码性能起着重要影响的参数也用C程序做了仿真对比。 最后，考虑到硬件实现的简化，MAX-Log-MAP算法成为了本文的硬件实现方案。本文采用了模块化设计，在对各个模块进行设计的基础上提出了一些改进的方案，对Turbo码编码器设计中的同步问题进行了改进，对分块并行Turbo码译码算法的硬件实现进行了研究。在设计中综合运用了“自顶向下”和“自下而上”的设计方去，通过功能模块分割，合理设置系统参数，并通过模块之间的参数传递，使Turbo码编译码器具有较好的灵活性。
上传时间： 2013-04-24
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在通信系统中，人们一直致力于信息传输的有效性和可靠性的研究，信道纠错编码技术一直是人们研究的重点。1993年，Turbo码的提出，以其接近Shannon极限的优异的译码性能在编码界引起了轰动，并成为研究纠错编码的热点课题。经过十几年的研究和发展，目前，Turbo码已经走向了实用化的道路，如何用硬件实现有效的Turbo码编译码器成为了人们研究的重点。 论文以基于FPGA实现Turbo码译码器为研究目标，首先分析了Turbo码的基本编译码原理和3GPP标准的Turbo码编码结构和交织算法。然后重点分析了MAP译码算法，Log-MAP译码算法和：Max-Log-MAP译码算法，并对三种译码算法进行了详细的理论推导和计算复杂度的定量分析比较，对影响Turbo码译码性能的主要因素进行了MATLB仿真分析。 论文在深入分析比较上述三种译码算法的基础之上，选择Max-Log-MAP译码算法进行了Turbo码译码器的FPGA设计实现。主要针对FPGA实现的数据量化、定点数据表示方式、Max-Log-MAP算法子译码器关键运算单元的FPGA设计和基于3GPP标准的Turbo码译码器的内交织的FPGA设计进行了深入研究，完成了固定译码长度的Turbo码译码器的FPGA设计实现，并利用ModelSim和MATLAB分别对译码器进行了功能时序验证和FPGA定点仿真测试。
上传时间： 2013-07-09
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随着全球经济不断增长和信息技术持续发展，越来越多用户提出了对数据、语音和视讯等宽带接入业务的需求。传统的接入网技术己成为新一代宽带通信网络建设的瓶颈，通信网络的宽带化成为一个必然的趋势。在众多新兴的接入技术中，宽带无线接入技术以其特有的优势成为近年来通信技术市场的最大亮点。基于IEEE802．16e的WiMAX技术作为一种面向无线城域网(WMAN)的宽带接入方案，正以其优异的性能和广阔的市场前景而倍受关注。 本文是基于WiMAX技术的网络终端的设计，根据IEEE802.16e协议，物理层需要对收发信息进行编解码、调制解调等的处理，其中包含很多运算密集的算法；这些处理有些适合硬件逻辑实现，有些适合数字信号处理器实现，所以设计采用了FPGAs+DSPs的实现方式。考虑对接收和发送数据的不同处理，在详细分析上行和下行链路的工作过程的基础上，对模块的进行了详细划分，并对系统的FPGA部分进行了详细设计。 设计中本文充分考虑了FPGA和DSP之间处理的优缺点，并注意避免器件之间通信的复杂化，在满足器件之间数据流量的同时，尽量使数据流向简单化，避免了延时增加和接口带宽调度的复杂化。最终整个设计完成完整的802.16e网络终端的物理层基带处理功能。
上传时间： 2013-06-01
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H.264作为新一代视频编码标准，相比上一代视频编码标准MPEG2，在相同画质下，平均节约64﹪的码流。该标准仅设定了码流的语法结构和解码器结构，实现灵活性极大，其规定了三个档次，每个档次支持一组特定的编码功能，并支持一类特定的应用，因此。H.264的编码器的设计可以根据需求的不同而不同。 H.264虽然具有优异的压缩性能，但是其复杂度却比一般编码器高的多。本文对H.264进行了编码复杂度分析，并统计了整个软件编码中计算量的分布。H.264中采用了率失真优化算法，提高了帧内预测编码的效率。在该算法下进行帧内预测时，为了得到一个宏块的预测模式，需要进行592次率失真代价计算。因此为了降低帧内预测模式选择的计算复杂度，本文改进了帧内预测模式选择算法。实践证明，在PSNR值的损失可以忽略不计的情况下，该算法相比原算法，帧内编码时间平均节约60﹪以上，对编码的实时性有较大帮助。 为了实现实时编码，考虑到FPGA的高效运算速度和使用灵活性，本文还研究了H.264编码器基本档次的FPGA实现。首先研究了H.264编码器硬件实现架构，并对影响编码速度，且具有硬件实现优越性的几个重要部分进行了算法研究和FPGA.实现。本文主要研究了H.264编码器中整数DCT变换、量化、Zig-Zag扫描、CAVLC编码以及反量化、逆整数DCT变换等部分。分别对这些模块进行了综合和时序仿真，并将验证后通过的系统模块下载到Xilinx virtex-Ⅱ Pro的FPGA中，进行了在线测试，验证了该系统对输入的残差数据实时压缩编码的功能。 本文对H.264编码器帧内预测模式选择算法的改进，算法实现简单，对软件编码的实时性有很大帮助。本文对在单片FPGA上实现H.264编码器做出了探索性尝试，这对H.264编码器芯片的设计有着积极的借鉴性。
上传时间： 2013-05-25
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随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
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