8051系列是至今为止最成功的单片机之一，在FPGA平台上研究带硬件浮点运算器的8051是对其在SoC及专用化的方向上的一次迈进。文章首先介绍了8051的基本架构，包括硬件模块、指令系统、内存分配以及基本外设。然后讲解了在设计8051时如何划分模块，每个模块的功能与设计，同时也介绍了如何设计流水线来加速8051的处理速度。对于浮点运算器，文章介绍了IEEE浮点数的表示方法，包括各种特殊值的表示方法以及作用。在探讨浮点运算器设计的时候首先是给出了模块的划分及其实现的功能，然后以生动的实例介绍了加减乘除四种浮点运算的算法。在介绍完8051与浮点运算器设计以后，文章介绍了如何将浮点运算器集成到8051上，包括硬件上的数据线接口和控制线接口，以及软件中如何运用硬件浮点运算器。最后文章给出了此设计在ModelSim上的仿真结果以及在CyclonelIFPGA芯片上的验证过程，可以清楚地看到，与KeilC51软件库的浮点运算相比，加法运算从186个时钟周期减少到4个时钟周期，减法运算从200个时钟周期减少到4个时钟周期，乘法运算从241个时钟周期减少到4个时钟周期，而除法则由原来的¨lO个时钟周期减少到4个时钟周期，可见硬件浮点运算器使8051在运算能力上有了质的提高。 笔者也在“Google”和“百度”搜索引擎上，以及“维普数据论文网’’上搜索过，都没有发现有类似的设计，带硬件浮点运算器的8051可谓是一次创新，希望在实际应用中能有用武之地。
上传时间： 2013-04-24
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自适应滤波器是智能天线技术中核心部分-自适应波束成形器的关键技术，算法的高效稳定性及硬件时钟速率的快慢是判断波束成形器性能优劣的主要标准。 首先选取工程领域最常用的自适应横向LMS滤波算法作为研究对象，提出了利用最小均方误差意义下自适应滤波器的输出信号与主通道噪声信号的等效关系，得到滤波器最佳自适应参数的方法。并分析了在平稳和非平稳环境噪声下，滤波器的收敛速度、权系数稳定性、跟踪输入信号的能力和信噪比的改善等特性。 在分析梯度自适应格型算法的基础上，提出利用最佳反射系数的收敛性和稳定性，得到了梯度自适应格型滤波器的定步长改进方法；并以改进的梯度自适应格型和线性组合器组成梯度自适应格型联合处理算法，在同样环境噪声下，相比自适应横向LMS算法，其各项性能指标都得到了极大地改善，而且有利于节省硬件资源。 设计了自适应横向LMS滤波器和梯度自适应格型联合处理滤波器的电路模型，并用驰豫超前技术对两类滤波器进行了流水线优化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多种EDA工具，完成了滤波器的FPGA硬件设计与仿真实现。并以FPGA实现的3节梯度自适应格型联合处理器为核心，设计了一种TD-SCDMA系统的自适应波束成形器，分析表明可以很好地利用系统提供的参考信号对下行波束进行自适应成形。
上传时间： 2013-07-16
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随着数字电子技术的发展，数字信号处理的理论和技术广泛的应用于通讯、语音处理、计算机和多媒体等领域。快速傅立叶变换(FFT)使离散傅立叶变换的运算时间缩短了几个数量级，在数字信号处理领域被广泛应用。FFT已经成为现代信号处理的重要手段之一。 现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器件。随着它的不断应用和发展，也使电子设计的规模和集成度不断提高。同时基于FPGA实现FFT的设计方法和思想被提出。本次设计的目的是快速傅立叶变换(FFT)的FPGA实现。 此文在分析了快速傅立叶算法的基础上，提出了一种频率抽取基4 FFT的FPGA设计方案，针对现有FFT的FPGA实现过程中蝶形运算需要频繁乘以多个旋转因子提出了改进方法，减少了旋转因子的乘法次数和存储空间，加快了蝶形运算的速度，设计的地址映射方法，无需运算即可得到所需数据的存放地址，并结合采用乒乓结构和流水线方式，来提高快速傅立叶变换(FFT)FPGA实现的速度。描述了一片FPGA芯片内完成了整个FFT处理器的电路设计，经过模块时序仿真和数据的验证及测试，达到工作在50MHz时钟频率的设计要求。最后对后续设计做了描述，并对用FPGA实现FFT做了展望。
上传时间： 2013-04-24
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本文将高效数字调制方式QAM和软件无线电技术相结合，在大规模可编程逻辑器件FPGA上对16QAM算法实现。在当今频谱资源日趋紧缺的情况下有很大现实意义。 论文对16QAM软件实现的基础理论，带通采样理论、变速率数字信号处理相关抽取内插技术做了推导和分析；深入研究了软件无线电核心技术数字下变频原理和其实现结构；对CIC、半带等高效数字滤波器原理结构和性能作了研究；16QAM调制和解调系统设计采用自项向下设计思想；采用硬件描述语言VerilogHDL在EDA工具QuartusII环境下实现代码输入；对系统调试采用了算法仿真和在系统实测调试相结合方法。 论文首先对16QAM调制解调算法进行系统级仿真，并对实现的各模块的可行性仿真验证，在此基础上，完成了调制端16QAM信号的时钟分频模块、串并转换模块、星座映射、8倍零值内插、低通滤波以及FPGA和AD9857接口等模块；解调器主要完成带通采样、16倍CIC抽取滤波，升余弦滚降滤波，以及16QAM解码等模块，实现了16QAM调制器；给出了中频信号时域测试波形和频谱图。本系统在200KHz带宽下实现了512Kbps的高速数据数率传输。论文还对增强型数字锁相环EPLL的实现结构进行了研究和性能分析。
上传时间： 2013-07-29
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随着各种通信系统数量的日益增多，为了充分地利用有限的频谱资源，高频谱利用率的调制技术不断被应用。偏移正交相移键控(OQPSK: Offset QuadraturePhase Shift Keying)是一种恒包络调制技术，具有较高的频谱利用率和功率利用率，广泛应用于卫星通信系统和地面移动通信系统。因此，对于OQPSK全数字解调技术的研究具有一定的理论价值。 本文以软件无线电和全数字解调的相关理论为指导，成功设计并实现了基于FPGA的OQPSK全数字解调。论文介绍了OQPSK全数字接收解调原理和基于软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法，并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用VerilogHDL硬件描述语言在Altera公司的Quartus II开发平台上设计了同步解调系统中的各个模块，还对各模块和整个系统在ModelSim中进行了时序仿真验证，并对设计中出现的问题进行了修正。最后，经过FPGA调试工具嵌入式逻辑分析仪SignalTapⅡ的硬件实际测试，本文对系统方案进行了最终的改进与调整。 实际测试结果表明，本文的设计最终能够达到了预期的指标和要求。本课题设计经过时序和资源优化后还可以向ASIC和系统级SOC转化，以进一步缩小系统体积、降低成本和提高电路的可靠性，因此具有良好的实际应用价值。
上传时间： 2013-07-14
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FPGA布局算法和软件位于工艺映射和布线之间，是一个承上启下的阶段，对最终的布通率和时序都有着重要的影响。 本论文的工作之一便是研究旨在提高布通率的布局算法。在研究了国内外装箱和布局算法的基础上，本文提出了一种新的结合了装箱的布局算法框架，并称之为"低温交替改善的"布局算法。其基本思想是，在模拟退火的低温阶段交替的优化装箱和布局。本文给了基于学术界标准布局布线软件VPR的一个软件实现，并且提出了低温的判定条件以及一种新的选择待交换逻辑单元的方法。采用三种不同的装箱算法作为布局输入，基于VPR的低温交替改善的布局算法实现，在布通率上，比VPR分别提高了21.3％、15.5％、10.7％。而带来的平均额外时间开销不到20％。 FPGA布局软件实现对整个FPGA CAD流程的运行效率，算法的可扩展性也有着不可忽视的影响。现代FPGA有着多样而复杂的逻辑和布线资源。而学术界的布局软件'VPR所面向的FPGA却只能处理十分简单的FPGA结构，对于宏、总线、多时钟等实际应用中很重要的部分都没有考虑。本文提出了"逻辑单元层"的概念，用具有特定几何结构的逻辑单元层来统一处理多种类型的逻辑资源。针对相对位置约束在现代FPGA布局软件中的重要地位，我们提出了一种处理相对位置约束的方法。这些讨论均已经在面向Xilinx SpartanⅡ芯片布局的原型系统中得到了实现，初步证实了这些方法的可扩展性和实用性。
上传时间： 2013-06-21
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·摘要： DDB SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能.DDR SDRAM需要特定的DDB控制器才能完成与DSP、FPGA之间的通信.由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDRSDRAM控制器.该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术.
标签： Xilinx_FPGA DDR_SDRAM 控制器
上传时间： 2013-05-24
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vhdl实现数字时钟功能，整点报时，闹钟等功能
标签： 数字时钟
上传时间： 2013-04-24
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LCD显示计算功能，时钟显示 4*4键盘实现计算
上传时间： 2013-07-05
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VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2013-08-10
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