通过fpga产生时钟的VHDL源码
通过fpga产生时钟的VHDL源码,QII7.1下调试通过...
通过fpga产生时钟的VHDL源码,QII7.1下调试通过...
自己设计的Smartcard功能模块,已经通过vcs仿真和FPGA验证,可以使用。...
附件中资料时模拟时钟方面的信息,可用单片机仿真软件仿真。...
基于FPGA的新型数据位同步时钟提取(CDR)实现方法...
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...