FPGA设计分频器的多个源代码实例
fredivn.vhd 偶数分频\r\nfredivn1.vhd 奇数分频\r\nfrediv16.vhd 16分频\r\nPULSE.vhd 数控分频器...
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FPGA分频 控制4个LED连续闪烁 形成累加的效果...
描述了一个8 通道压频转换( ) 数据采集器的硬件设计和实现过程. 该数据采集 \r\n V FC \r\n\r\n程序 原理...
FPGA输出数据的时频域分析GUI界面,\r\n可观察信号的时域频域波形,星座图眼图等特性...
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...