源码+论文 vB+access的毕业设计,请大家参考
上传时间： 2014-01-15
上传用户：咔乐坞
电信本地网计费解决方案,在多个地方有成功应用案例.
上传时间： 2015-07-24
上传用户：13681659100
老婆写医学实验论文，要用到均方差计算，他装不上专业的软件，于是我就帮他写了一个，虽然很简单，但是结果肯定是没问题的
上传时间： 2015-07-25
上传用户：chens000
该C语言编写的程序能计算出细胞的个数,如果对生物感兴趣的同学可下载.
上传时间： 2015-07-25
上传用户：磊子226
Error Control and Concealment for Video Communication 一篇很好的论文 视频通讯过程中的错误控制和错误隐藏
标签： Communication Concealment Control Error
上传时间： 2013-12-19
上传用户：Zxcvbnm
这两个工程主要用CSP 1、CSPTEST 写的比较乱 主要是给当时一个朋友做参考调用的 完成非对称密钥的生成、导入、导出、加密、解密、对称的加密解密、签名、验证。 2、CSTTEST2 写的比前个好些，但是平时上班，下班自己也要写论文，所以花的时间也不太多，很多地方都偷懒了。比如文件大小我没有用NEW 而且指定了1024 有需要的朋友可以自己修改。这个工程主要是非对称的密钥的导出和导入，还有就是会话密钥的操作。
上传时间： 2015-07-26
上传用户：王楚楚
大学工资管理系统（毕业论文）可以做毕业设计时参考
上传时间： 2013-12-03
上传用户：cmc_68289287
图书管理系统------------ 毕业设计------------- 论文
上传时间： 2015-07-26
上传用户：13681659100
关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing circuits in FPGAs, where each pipeline stage is limited to a single FPGA logic element (LE). The architecture and VHDL design of a parameterized integer array multiplier is presented and also an IEEE 754 compliant 32-bit floating-point multiplier. We show how to write VHDL cells that implement such approach, and how the array multiplier architecture was adapted. Synthesis and simulation were performed for Altera Apex20KE devices, although the VHDL code should be portable to other devices. For this family, a 16 bit integer multiplier achieves a frequency of 266MHz, while the floating point unit reaches 235MHz, performing 235 MFLOPS in an FPGA. Additional cells are inserted to synchronize data, what imposes significant area penalties. This and other considerations to apply the technique in real designs are also addressed.
标签： investigates implementing pipelines circuits
上传时间： 2015-07-26
上传用户：CHINA526
Tex论文模板，很好用，包括作者，标题 段落，摘要，引用，图片
上传时间： 2015-08-03
上传用户：gaojiao1999
