四位机
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用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
2015-05-02
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【004】流水灯实验 [51].doc 【006】多位数码管动态显示 [51].doc 【041】四位数码管计数演示.doc
【004】流水灯实验 [51].doc 【006】多位数码管动态显示 [51].doc 【041】四位数码管计数演示.doc
2014-12-02
111