一种以CPLD为核心、以VHDL为开发工具的时间控制器
本文介绍一种以CPLD[1]为核心、以VHDL[2]为开发工具的时间控制器，该控制器不仅具有时间功能，而且具有定时器功能，能在00：00～23：59之间任意设定开启时间和关闭时间，其设置方便、灵活，广...
同步降压控制器技术资料
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针对嵌入式系统的底层网络接口给出了一种由FPGA实现的以太网控制器的设计方法
针对嵌入式系统的底层网络接口给出了一种由FPGA实现的以太网控制器的设计方法．该控制器能支持10Mbps和100Mbps的传输速率以及半双工和全双工模式，同时可提供MII接口，可并通过外接以太网物理层...
FPGA视频控制器设计,FED驱动控制系统的研制与FPGA设计
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基于SDR Sdram(同步动态RAM) 作为主存储器的LED 显示系统的研究
针对主控制板上存储器(SRAM) 存储的数据量小和最高频率低的情况,提出了基于SDR Sdram(同步动态RAM) 作为主存储器的LED 显示系统的研究。在实验中,使用了现场可编程门阵列( FPGA)...
基于CPLD的双屏结构液晶控制器的研究与设计
基于CPLD的双屏结构液晶控制器的研究与设计作者：黄丽薇.doc...
FPGA异步时钟设计中的同步策略
FPGA异步时钟设计中的同步策略，需要...
基于FPGA的高分辨率VGA显示控制器的设计
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altera fpga 基于vhdl,实现vga的同步block
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基于FPGA的新型数据位同步时钟提取(CDR)实现方法
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基于FPGA液晶控制器设计与实现（VHDL语言）
基于FPGA液晶控制器设计与实现，采用VHDL硬件描述语言。...