介绍了PCB硬件设计的相关工艺规范，使PCB设计能满足可生产性及可测试性。
上传时间： 2013-12-21
上传用户：wyc199288
本书共分15章，重点介绍了印制电路板（PCB）的焊盘、过孔、叠层、走线、接地、去耦合、电源电路、时钟电路、模拟电路、高速数字电路、模数混合电路、射频电路的PCB设计的基本知识、设计要求、方法和设计实例，以及PCB的散热设计、PCB的可制造性与可测试性设计、PCB的ESD防护设计。本书内容丰富，叙述详尽清晰，图文并茂，并通过大量的设计实例说明了PCB设计中的一些技巧与方法，以及应该注意的问题，工程性好，实用性强。
上传时间： 2016-12-07
上传用户：xgsxgs
该文是 中兴通讯公司 CDMA事业部整理的硬件电路设计规范，在编写我司自己的电路设计规范中，提供了很大参考和借鉴意义，该文主要包括两大部分，一部分是原理图的制图规范，一部分是电路设计的规范，其中电路设计规范从电路设计（如通用准则、电源、时钟、逻辑器件、保护器件等多个章节展开）、可靠性设计、SI/PI设计、系统性设计、可生产性设计、可测试性等多个方向展开。并最终形成checklist逐条检验准则，干货很多。
上传时间： 2021-11-05
上传用户：lw125849842
1. 目的 规范产品的PCB焊盘设计工艺， 规定PCB焊盘设计工艺的相关参数，使得PCB 的设计满足可生产性、可测试性、安规、EMC、EMI 等的技术规范要求,在产品设计过程中构建产品的工艺、技术、质量、成本优势。 2. 适用范围本规范适用于空调类电子产品的PCB 工艺设计，运用于但不限于PCB 的设计、PCB 批产工艺审查、单板工艺审查等活动。本规范之前的相关标准、规范的内容如与本规范的规定相抵触的，以本规范为准3.引用/参考标准或资料TS-S0902010001 <〈信息技术设备PCB 安规设计规范〉>TS—SOE0199001 <〈电子设备的强迫风冷热设计规范〉〉TS—SOE0199002 〈<电子设备的自然冷却热设计规范>>IEC60194 〈<印制板设计、制造与组装术语与定义>> （Printed Circuit Board designmanufacture and assembly-terms and definitions)IPC—A-600F 〈<印制板的验收条件>〉 （Acceptably of printed board)IEC609504。规范内容4。1焊盘的定义 通孔焊盘的外层形状通常为圆形、方形或椭圆形。具体尺寸定义详述如下，名词定义如图所示。1) 孔径尺寸:若实物管脚为圆形：孔径尺寸(直径)=实际管脚直径+0。20∽0。30mm（8。0∽12。0MIL）左右；若实物管脚为方形或矩形：孔径尺寸（直径）=实际管脚对角线的尺寸+0.10∽0。20mm（4.0∽8。0MIL）左右。2) 焊盘尺寸： 常规焊盘尺寸=孔径尺寸（直径)+0.50mm（20.0 MIL)左右.…………
标签： PCB
上传时间： 2022-05-24
上传用户：canderile
GPIB为PC机与可编程仪器之间的连接系统定义了电气、机械、功能和软件特性。在自动测试领域中，GPIB通用接口是测试仪器常用的接口方式，具有一定的优势。通过GPIB组建自动测试系统方便且费用低廉。而GPIB控制芯片是自动测试系统中的关键芯片。目前，此类芯片只有国外少数公司生产，不仅价格昂贵，而且购买不便。因此，GPIB接口芯片的国产化、自主化对我国的自动测试产业具有重大的意义。本文通过对IEEE-488协议的理解与裁减，定义了一款包含具有讲者，听者，控者三个功能的GPIB接口控制规范。采用标准数字IC设计流程，对协议状态机化简后，进行了RTL级的Verilog编码设计，基于FPGA进行了原型验证。根据需要，对芯片的内部进行了时钟门控处理来降低功耗。采用芯片引脚复用和JTAG测试原理，对芯片内部增加了测试电路，方便了内部状态的测试，实现了可测试性设计。该芯片的工作时钟频率为8MHz，通过Synopsys的工具DC对源代码进行了综合；使用PT对设计进行了静态时序分析；采用Cadence公司的Silicon Ensemble对综合后的网表进行了版图设计，对芯片内部的电源网络和时钟树做了特殊处理，在国外的某5V0.5/m标准数字单元库下进行了mapping，芯片规模10万门左右，裸片面积为1.5mm×1.7mm。
上传时间： 2022-06-25
上传用户：zhaiyawei
VIP专区-PCB源码精选合集系列（8）资源包含以下内容：1. 热转印法制作电路板_基础教程.2. 《Altium_Designer_winter_09电路设计案例教程》-电子教案-王静.3. Proteus与Altium_Designer联合使用.4. PCB基础-《华为印制电路板（PCB）设计规范》.5. 4层电路板布线指南说明.6. DDR内存布线指导,DDR_Layout_Guide_[1]...7. AltiumDXP2004SP2KeyGen.8. Hspice电路仿真.9. Allegro学习笔记之电源层、地层分割.10. PCB板各个层的含义.11. Allegro16.3设计PCB篇—曹世鹏.12. Altium Designer蛇行等长布线.13. 万能板电路制作（图文并茂）.14. Allegro16.3设计原理图篇--曹世鹏.15. PCB设计者必看资料（非常全面！）.16. 面包板实验电路.17. protel99超级基础教程.18. protel99SE多层板设计以及内层分割要领.19. GBT+4588.3-2002_印制板的设计和使用.20. Altium_Designer设计PCB演示.21. 教你学用proteus做PCB.22. 印制板用硬质合金钻头通用规范.23. JUKI程序编制及优化.24. PADS2005系列教程PADS Router教程.25. 印刷电路板的抗干扰设计原则.26. Protel PCB 转SCH全攻略.27. Altium_Designer电子工程师培训6.28. DAC34H84 HD2 性能优化与PCB布局建议.29. Altium_Designer_Winter_09_教程_(PDF版)，超级经典！！.30. 仿真图中器件的分类和归类.31. altium designer09设计教程+原理图+PCB实例.32. altium designer StorageManagerPane.33. PCB的可制造性与可测试性.34. Altium_Designer9使用方法.35. CadenceAllegro16.5-破解方法 绝对好使 自己亲测了.36. 电子电路板符号大全.37. CadSoft+Eagle+Professional+6.2.0.38. 好用PCB中文电路设计软件.39. PADS-PowerLogic and PowerPcb实用教程.40. 电路板手工焊接指南.
上传时间： 2013-05-22
上传用户：eeworm
FPGA(Field Programmable Gate Arrays)是目前广泛使用的一种可编程器件，FPGA的出现使得ASIC(Application Specific Integrated Circuits)产品的上市周期大大缩短，并且节省了大量的开发成本。目前FPGA的功能越来越强大，满足了目前集成电路发展的新需求，但是其结构同益复杂，规模也越来越大，内部资源的种类也R益丰富，但同时也给测试带来了困难，FPGA的发展对测试的要求越来越高，对FPGA测试的研究也就显得异常重要。 本文的主要工作是提出一种开关盒布线资源的可测性设计，通过在FPGA内部加入一条移位寄存器链对开关盒进行配置编程，使得开关盒布线资源测试时间和测试成本减少了99％以上，而且所增加的芯片面积仅仅在5％左右，增加的逻辑资源对FPGA芯片的使用不会造成任何影响，这种方案采用了小规模电路进行了验证，取得了很好的结果，是一种可行的测试方案。 本文的另一工作是采用一种FPGA逻辑资源的测试算法对自主研发的FPGA芯片FDP250K的逻辑资源进行了严格、充分的测试，从FPGA最小的逻辑单元LC开始，首先得到一个LC的测试配置，再结合SLICE内部两个LC的连接关系得到一个SLICE逻辑单元的4种测试配置，并且采用阵列化的测试方案，同时测试芯片内部所有的逻辑单元，使得FPGA内部的逻辑资源得完全充分的测试，测试的故障覆盖率可达100％，测试配置由配套编程工具产生，测试取得了完满的结果。
上传时间： 2013-06-11
上传用户：唐僧他不信佛
现场可编程门阵列(FPGA)是一种新型器件,它将门阵列的通用结构与现场可编程的特性结合于一体.如今,FPGA系列器件已成为最受欢迎的器件之一.随着FPGA器件的广泛应用,它在数字系统中的作用日益变得重要,它所要求的准确性也变得更高.因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义.随着集成电路规模的迅速膨胀,电路结构变得复杂,使大量的故障不可测.所以,人们把视线转向了可测性设计(DFT)问题.可测性设计的提出为解决测试问题开辟了新的有效途径,而边界扫描测试方法(BST)是其中一个重要的技术.本文阐述了FPGA系列器件的结构特点,边界扫描测试相关的基本概念与基本理论,给出利用布尔矩阵理论建立的边界扫描测试过程的数学描述和数学模型.论文中主要讨论了边界扫描测试中的测试优化问题,给出解决两类优化问题的现有算法,对它们的优缺点进行了对比,并且提出对两种现有算法的改进,比较了改进前后优化算法的性能.最后总结了利用边界扫描测试FPGA的具体过程.
上传时间： 2013-08-05
上传用户：mdrd3080
在超深亚微米技术工艺下，布局成为超大规模集成电路物理设计中至关重要的一步。由于现场可编程门阵列(Field Programable Gate Array，FPGA)布线资源的预先确定性，使得FPGA的布局更为重要。本文以建立高性能、低拥挤的布局为目标，从FPGA芯片结构和布局算法两方面进行了深入研究。论文提出了一种通用的层次式FPGA(HFPGA)结构模型及布局模型，并且给出了该模型的数学计算公式；提出将元件之间的层次距离转化为线长的方法，实现了基于线网模型的高精度布局算法：提出利用矩形的对角线元件之间层次来代替线长，从而达到优化线长的同时提高布通率的快速布局算法。实验结果表明，两种算法均在北卡罗来纳微电子中心(MCNC)学术芯片测试案例上取得了较理想的布局实验效果，为下一步的布线工作建立了良好的基础接口，并且完成了初始布线的工作。本FPGA结构模型的提出和布局算法的实现也都为工业界提供了借鉴价值。
上传时间： 2013-04-24
上传用户：nbdedu
FPGA(Field Programmable Gate Arrays)是目前广泛使用的一种可编程器件，FPGA的出现使得ASIC(Application Specific Integrated Circuits)产品的上市周期大大缩短，并且节省了大量的开发成本。目前FPGA的功能越来越强大，满足了目前集成电路发展的新需求，但是其结构同益复杂，规模也越来越大，内部资源的种类也R益丰富，但同时也给测试带来了困难，FPGA的发展对测试的要求越来越高，对FPGA测试的研究也就显得异常重要。 本文的主要工作是提出一种开关盒布线资源的可测性设计，通过在FPGA内部加入一条移位寄存器链对开关盒进行配置编程，使得开关盒布线资源测试时间和测试成本减少了99％以上，而且所增加的芯片面积仅仅在5％左右，增加的逻辑资源对FPGA芯片的使用不会造成任何影响，这种方案采用了小规模电路进行了验证，取得了很好的结果，是一种可行的测试方案。 本文的另一工作是采用一种FPGA逻辑资源的测试算法对自主研发的FPGA芯片FDP250K的逻辑资源进行了严格、充分的测试，从FPGA最小的逻辑单元LC开始，首先得到一个LC的测试配置，再结合SLICE内部两个LC的连接关系得到一个SLICE逻辑单元的4种测试配置，并且采用阵列化的测试方案，同时测试芯片内部所有的逻辑单元，使得FPGA内部的逻辑资源得完全充分的测试，测试的故障覆盖率可达100％，测试配置由配套编程工具产生，测试取得了完满的结果。
上传时间： 2013-06-28
上传用户：Thuan
