1 系统功能
本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，最大延迟时间为1 ms，最大分辨率为0.15 ns级。
3 方案实现
系统选用Actel公司的ProASIC3 A3P250芯片实现数字部分。系统时钟由外部50 MHz晶振提供，时钟引脚连接到FPGA的CCC全局时钟引脚上；频率可以通过FPGA内部的PLL实现倍频和分频，设定需要的频率。由于在多路脉冲延迟方案中电路的同步是保证控制正确的条件，所以应该首先为电路提供一个基准脉冲。
标签：
FPGA的多路可控脉冲延迟
上传时间：
2015-04-25
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