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变换器研究

  • 基于FPGA的GPS接收机基带处理器的研究与设计.rar

    互联网、移动通信、星基导航是21世纪信息社会的三大支柱产业,而GPS系统的技术水平和发展历程代表着全世界卫星导航系统的发展状况。目前,我国已经成为GPS的使用大国,卫星导航产业链也已基本形成。然而,我们对GPS核心技术(即如何捕获卫星信号并保持对信号的跟踪)的研究还不够深入,我国GPS产品的核心部分多数还是靠进口。因此,对GPS核心技术的研究是非常紧迫的。 本文首先介绍了GPS的定位原理,之后阐述了GPS接收机的基本原理一直接扩频通信和GPS信号的结构与特性。从这些方面出发研究接收机基带处理器的捕获与跟踪设计方案。 设计过程中,先详细分析了滑动相关的捕获算法和基于FFT的快速捕获算法,并利用matlab进行了验证。由于前者灵活性好且可捕获到高精度的码相位和载波频率,适合于本文的硬件接收机,所以本文确定了滑动相关的捕获方案。 接着分析了跟踪环路的特点,跟踪模块采用码跟踪环和载波跟踪环耦合的方法实现。由于GPS系统通常工作在非常低的信噪比环境中,而非相干环在低信噪比下环路跟踪性能较好,所以码跟踪环采用非相干(DDLL)环实现。这种跟踪环路采用的鉴相器是能量鉴相器,对数据的调制和载波相位都不敏感,鉴相器不会产生不确定量。由于输入信号存在180°相位翻转,而COSTAS锁相环允许数据调制,对I支路和Q支路信号的180°相位翻转不敏感,所以载波跟踪环采用COSTAS锁相环实现。上述算法在matlab环境下得到了验证。 基带处理器电路的主要模块在Quartus II8.0开发平台上利用VHDL硬件描述语言实现。然后利用EDA仿真工具ModelSim-Altera6.1g进行了逻辑仿真。本设计满足系统功能和性能的要求,可以直接用于实时GPS接收机系统的设计中,为自主设计GPS接收机奠定了基础。 最后,由于在弱电磁环境下,捕获失锁后32PPS信号会丢失。所以设计了一个能授时和守时的算法去得到与GPS时同步的精确授时秒信号。并且实现了这个算法。

    标签: FPGA GPS 接收机

    上传时间: 2013-04-24

    上传用户:zuozuo1215

  • GPS接收机捕获跟踪算法研究及FPGA设计.rar

    全球定位系统(Global Positioning System—GPS)是新一代卫星导航定位系统,具有全球、全天候、连续、高精度导航与定位功能,能够为广大用户提供精确的三维坐标、速度和时间信息。因此,GPS系统被广泛地应用于生活中的各个领域。GPS系统用户主要是各种型号的接收机,而捕获跟踪技术是接收机的关键技术,同时也是一个技术难点。在GPS接收机中,导航电文是用户定位和导航的数据基础,为了得到导航电文必须要对GPS信号进行捕获跟踪。本文详细研究了GPS信号捕获跟踪技术,并进行了FPGA设计。 @@ 本文首先概述了GPS系统信号结构和GPS接收机工作原理,对GPS信号调制机理进行详细地阐述,重点分析了C/A码生成原理和特性。 @@ 其次叙述了GPS信号捕获的基础理论,重点研究时域滑动相关捕获方法,深入分析其算法和性能。用MATLAB中Simulink软件包搭建了可自由修改参数的GPS中频发生器,并在此平台上,对GPS信号时域滑动相关捕获算法进行仿真与分析。 @@ 接着重点研究了GPS信号跟踪技术,系统分析码跟踪环路和载波跟踪环路结构框图以及算法。在码跟踪环路方面,选用并分析了能分离载波的非相干超前滞后码锁定环的工作机理。在载波跟踪环路中选用对导航电文数据相位翻转不敏感的科斯塔斯环,并用数学模型分析GPS信号的解调过程。之后对整个跟踪环路进行MATLAB仿真,结果表明环路参数设计满足要求,并能成功解调出GPS导航电文。 @@ 最后本文在QuartusII环境下完成对GPS信号捕获跟踪系统的FPGA设计。根据对相关器硬件结构框架,对算法中各个模块的实现进行详细的说明,包括顶层设计到CA码、NCO等重要模块设计,并给出了仿真结果。 @@关键词:GPS接收机;捕获;跟踪;MATLAB仿真:FPGA

    标签: FPGA GPS 接收机

    上传时间: 2013-06-16

    上传用户:jacking

  • 基于FPGA的图像处理平台及3D加速引擎的设计.rar

    3D加速引擎是3D图形加速系统的重要组成部分,以往在软件平台上对3D引擎的研究,实现了复杂的渲染模型和渲染算法,但这些复杂算法与模型在FPGA上综合实现具有一定难度,针对FPGA的3D加速引擎设计及其平台实现需要进一步研究。 本文在研究3D加速引擎结构的基础上,实现了基于FPGA的图像处理平台,使用模块化的思想,利用IP核技术分析设计实现了3D加速管道及其他模块,并进行了仿真、验证、实现。 图像处理平台选用Virtex-Ⅳ FPGA为核心器件,并搭载了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他组件。 为满足3D加速引擎的实现与验证,设计搭建的图像处理平台还实现了DDR-SDRAM控制器模块、VGA输出模块、总线控制器模块、命令解释模块、指令寄存器模块及控制寄存器模块。 3D加速引擎设计包含3D加速渲染管道、视角变换管道、基元读取、顶点FIFO、基元FIFO、写内存等模块。针对FPGA的特性,简化、设计、实现了光照管道、纹理管道、着色管道和Alpha融合管道。 最后使用Modelsim进行了仿真测试和图像处理平台上的验证,其结果表明3D加速引擎设计的大部分功能得到实现,结果令人满意。

    标签: FPGA 3D加速 图像

    上传时间: 2013-07-30

    上传用户:lepoke

  • 基于FPGA的Viterbi译码器设计与实现.rar

    卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法,该算法译码性能好、速度快,并且硬件实现结构比较简单,是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展,使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同,因此设计可重配置的Viterbi译码器,使其能够满足多种通信系统的应用需求,具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上,重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法,节省了资源;加比选模块使用全并行结构保证处理速度;幸存路径管理模块使用3指针偶算法的流水线结构,大大提高了译码速度。在Xilinx ISE8.2i环境下,用VHDL硬件描述语言编写程序,实现(2,1,7)卷积码的Viterbi译码器。在(2,1,7)卷积码译码器基础上,扩展了Viterbi译码器的通用性,使其能够对不同的卷积码译码。译码器根据不同的工作模式,可以对(2,1,7)、(2,1,9)、(3,1,7)和(3,1,9)四种广泛运用的卷积码译码,并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路,生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证,Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器,译码器运行稳定可靠。最后,使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析,仿真结果表明,在同等条件下,本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。

    标签: Viterbi FPGA 译码器

    上传时间: 2013-06-24

    上传用户:myworkpost

  • 基于FPGA的软件无线电数字接收机的研究.rar

    在现代电子系统中,数字化已经成为发展的必然趋势,接收机数字化是电子系统数字化中的一项重要内容,对数字化接收机的研究具有重要的意义。随着数字化理论和微电子技术的迅速发展,高速的中频数字化接收机的实现已经成为可能。本文研究了一种基于FPGA的软件无线电数字接收平台的设计,并着重研究了其中数字中频处理单元的设计和实现。FPGA器件具有设计灵活、开发周期短和开发成本低等优点,所以广泛应用于各种通信系统中。相比于传统的DSP串行结构,FPGA能够进行流水线性设计,对数据进行并行处理,所以FPGA在进行数据量大,要求实时处理的系统设计时有很大的优势。 本文首先首先分析了软件无线电当前的发展趋势及技术现状,针对存在的处理速度跟不上的DSP瓶颈问题,提出了中频软件无线电的FPGA实现方案。本文以FPGA实现为重点,在深入分析软件无线电相关理论的基础上,着重研究和完成了中频软件无线电数字接收平台两大模块的FPGA实现:数字下变频相关模块和数字调制解调模块。其中,在深入研究数字下变频实现结构的基础上,首先对数字下变频模块的数控振荡器(NCO)采用了直接频率合成技术(DDS)实现,其频率分辨率高,灵活,易于实现;高效抽取滤波器组由积分梳状滤波器(CIC),半带滤波器(HB),FIR滤波器组成。对积分梳状滤波器(CIC)本文采用了Hogenaur“剪除”理论对内部寄存器的位宽进行改进,极大地节约了资源,提高了运行速率。对FIR滤波器和半带滤波器采用了(DA)分布式算法,它的运行速度只与数据的宽度有关,只有加减法运算和二进制除法,既缩减了系统资源又大大节省了运算时间,实现了高效的实时处理。对数字调制解调模块,重点研究和完成了2ASK和2FSK的调制解调的FPGA实现,模块有很好的通用性,能方便地移植到其它的系统中。在文章的最后还对整个系统进行了Matlab仿真,验证了系统设计思想的正确性。在系统各个关键模块的设计过程中,都是先依据一定的设计指标进行verilog编程,然后再在Quartus软件中编译,时序仿真测试,并与Matlab仿真结果进行对比,验证设计的正确性。

    标签: FPGA 软件无线电 数字接收机

    上传时间: 2013-05-18

    上传用户:450976175

  • DVB系统信道编码的研究与FPGA实现.rar

    数字图像通信的最广泛的应用就是数字电视广播系统,与以往的模拟电视业务相比,数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命,而与此对应的DVB(Digital Video Broadcasting)标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式,随后对MPEG—2码流进行打包形成TS流(transport stream),进行多个传输流复用,最后通过不同媒介进行传输。在DVB标准的传输系统中,无论是卫星传输,电缆传输还是地面传输,为了保障图像质量,使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象,都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。 信道编码设计方案的优劣决定了DVB系统的成功与否,本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案,主要进行了如下几项工作: 1)介绍了DVB系统信道编码的基本概念及特点,深入研究了DVB标准中信道编码部分的关键技术,并针对每个信道编码模块进行工作原理分析、算法分析。 2)根据DVB信道编码的特点,重点对信道编码中四个模块,包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析,并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3)在RS(204,188)编码过程中,利用有限域常数乘法器的特点,对编码器进行了优化,在很大程度上提高了编码效率,卷积交织器部分采用RAM移位法,实现起来更为简单且节省了FPGA器件内部资源。 4)设计以Altera公司的QuartusⅡ为开发平台,利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现,通过Verilog HDL描述和时序仿真来验证算法的可行性,并给出系统设计中减少毛刺的方法,使系统更为稳定。最终的系统仿真结果表明该系统工作稳定,达到了DVB系统信道编码设计的要求。

    标签: FPGA DVB

    上传时间: 2013-06-26

    上传用户:allen-zhao123

  • 基于FPGA的RS255,223编解码器的高速并行实现.rar

    随着信息时代的到来,用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落,信号经信道传输后,到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS(Reed—Solomon)码是差错控制领域中一类重要的线性分组码,由于它编解码结构相对固定,性能强,不但可以纠正随机差错,而且对突发错误的纠错能力也很强,被广泛应用在数字通信、数据存储系统中,以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义,而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识,重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行,接着介绍了有限域的有关理论。基于RS码传统的单倍结构,本文提出了一种八倍并行编码及九倍并行解码方案,并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展,译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构,其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理,使编解码的数据吞吐量大为提高,同时延时更小。 本论文设计了C++仿真平台,并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证,并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析,综合软件为QUATURSⅡ V8.0。验证及测试表明,本设计在满足编解码基本功能的基础上,能够实现数据的高吞吐量和低延时传输,达到性能指标要求。本论文在基于FPGA的RS(255,223)编解码器的高速并行实现方面的研究成果,具有通用性、可移植性,有一定的理论及经济价值。

    标签: FPGA 255 223

    上传时间: 2013-04-24

    上传用户:思琦琦

  • 移动无线信道特性及基于FPGA的信道仿真器实现.rar

    移动无线信道特性对移动通信系统性能具有重要影响,移动信道建模和仿真对移动通信系统的研发具有重要意义。因此,对移动信道建模与仿真进行研究,具有重要的理论意义和实际应用价值。 本文从无线电波的传播特点出发,分析了无线电波的传播模型和描述信道特性的主要参数,重点分析了移动小尺度衰落模型;结合无线电波传输环境的特点,研究了平坦衰落信道和频率选择性信道的特点,设计了基于FPGA的移动无线信道仿真器,同时给予了软硬件验证。 本文从衰落的数学模型角度研究了信道传输特性,以及各项参数对信道特性的影响。主要做了以下几个方面的工作: 1.简要介绍了无线电通信的发展史及信道建模与仿真的意义;论述了信道对无线信号主要的三类影响:自由空间的路径损失、阴影衰落、多径衰落;分析了无线通信传播环境,移动无线通信信道仿真的基本模型,同时介绍了用正弦波叠加法和成型滤波器法建立信道确定型仿真模型的具体实现方法。 2.对移动无线信道特性进行了Matlab仿真,对仿真结果进行了对比分析,对影响信道特性的主要参数设置进行了分析仿真。 3.设计了一种基于FPGA的移动无线信道仿真器,并对实现该仿真器的关键技术和实现方法进行了分析。该信道仿真器能够实时模拟窄带信号条件下无线信道的主要特点,如多径时延、多普勒频移、瑞利衰落等,其主要的技术指标达到了设计要求。该模拟器结构简单,参数可调,易于扩展,通用性强,可以部分或全部集成到处于研制阶段的接收机中,以便于性能测试,也可应用于教学实践。

    标签: FPGA 移动 无线信道

    上传时间: 2013-04-24

    上传用户:suxuan110425

  • MPEG2视频解码器的FPGA设计.rar

    MPEG-2是MPEG组织在1994年为了高级工业标准的图象质量以及更高的传输率所提出的视频编码标准,其优秀性使之成为过去十年应用最为广泛的标准,也是未来十年影响力最为广泛的标准之一。 本文以MPEG-2视频标准为研究内容,建立系统级设计方案,设计FPGA原型芯片,并在FPGA系统中验证视频解码芯片的功能。最后在0.18微米工艺下实现ASIC的前端设计。完成的主要工作包括以下几个方面: 1.完成解码系统的体系结构的设计,采用了自顶而下的设计方法,实现系统的功能单元的划分;根据其视频解码的特点,确定解码器的控制方式;把视频数据分文帧内数据和帧间数据,实现两种数据的并行解码。 2.实现了具体模块的设计:根据本文研究的要求,在比特流格式器模块设计中提出了特有的解码方式;在可变长模块中的变长数据解码采用组合逻辑外加查找表的方式实现,大大减少了变长数据解码的时间;IQ、IDCT模块采用流水的设计方法,减少数据计算的时间:运动补偿模块,针对模块数据运算量大和访问帧存储器频繁的特点,采用四个插值单元同时处理,增加像素缓冲器,充分利用并行性结构等方法来加快运动补偿速度。 3.根据视频解码的参考软件,通过解码系统的仿真结果和软件结果的比较来验证模块的功能正确性。最后用FPGA开发板实现了解码系统的原型芯片验证,取得了良好的解码效果。 整个设计采用Verilog HDL语言描述,通过了现场可编程门阵列(FPGA)的原型验证,并采用SIMC0.18μm工艺单元库完成了该电路的逻辑综合。经过实际视频码流测试,本文设计可以达到MPEG-2视频主类主级的实时解码的技术要求。

    标签: MPEG2 FPGA 视频解码器

    上传时间: 2013-07-27

    上传用户:ice_qi

  • 基于FPGA的多平台虚拟仪器研究设计.rar

    虚拟仪器技术是以传感器、信号测量与处理、微型计算机等技术为基础而形成的一门综合应用技术。目前虚拟仪器大部分是基于PC机,利用PCI等总线技术传输数据,数据卡插拔不便,便携性差。随着嵌入式技术的飞速发展,嵌入式系统平台已经应用到各个领域,而市场上的嵌入式虚拟仪器系统还相当少,各种研究工作才刚刚起步,各种高性能的虚拟仪器和处理系统在现代工业控制和科学研究中已成为必不可少的部分。因此在我国开发具有较高性能、接口灵活、功能多样化、低成本的虚拟仪器装置势在必行。 针对目前虚拟仪器系统发展趋势和特点,采用FPGA技术,进行一种支持多种平台的高速虚拟仪器系统的设计与研究,并针对高速虚拟仪器系统中的一些技术难点提出解决方案。首先进行了系统的总体设计,确定了采用FPGA作为系统的控制核心,并选取了Labview作为PC平台应用程序开发工具,利用USB2.0接口来进行数据传输;同时选取嵌入式处理器S3C2410以及WinCE作为嵌入式系统硬软件平台。随后进行了各个具体模块的设计,在硬件方面,分别设计了前端处理电路,ADC电路以及USB接口电路。在软件方面,进行了FPGA控制程序的设计工作,实现了对各个模块和接口电路的控制功能。在上层应用程序的设计方面,设计了Labview应用程序,实现了波形显示和频谱分析等仪器功能,人机界面良好。在嵌入式平台上面,进行了WinCE下GPIO驱动程序设计,并在上层应用程序中调用驱动来进行数据的读取。为了解决高速ADC与数据缓存器的速度不匹配的问题,提出利用多体交叉式存储器结构的设计方案,并在FPGA内对控制程序进行了设计,对其时序进行了仿真。 最后对系统进行了联合调试工作,利用上层软件对输入波形进行采集。根据调试结果看,该系统对输入信号进行了较好的采样和存储,还原了波形,达到了预期效果。课题研究并且对设计出一种支持多平台的新型虚拟仪器系统,具有性能好、使用灵活,节省成本等特点,具有较高的研究价值和现实意义。

    标签: FPGA 虚拟仪器

    上传时间: 2013-04-24

    上传用户:shwjl