随着数字视频广播的发展，观众将会面对越来越多综合或专门频道的选择，欣赏到更高品质，更多服务的节目。而广播业者则要为这些节目的版权购买，制作而承受更高的成本，单纯的广告收入已经不够。要求对用户收取一定的收视费用，而另一方面，调查也显示用户是愿意预付一定费用以获得更好服务的。条件接受系统(Conditional Access system)就是为了商业目的而对某些广播服务实施接入控制，决定一个数字接受设备能否将特定的广播节目展现给最终用户的系统。CA技术要求既能使用户自由选择收看节目又能保护广播业者的利益，确算只有已支付了或即将支付费用的用户才能收看到所选的电视节目。在数字电视领域中，CA系统无疑将成为发展新服务的必需条件。但是在不同的运营商可能会使用不同的CA系统，在不同的CA系统之间进行互操作所必需共同遵守的最基本条件是：通用的加扰算法。每个用户接收设备中应集成相应的解扰模块。在我国国家标准--数字电视条件接收系统GY/Z 175-2001的附录H中有详细的描述。 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 首先本文简要介绍CA系统的目的和组成，FPGA的结构和原理，优势。然后介绍了利用FPGA来实现CA系统主要组成部分即加扰的原理和步骤，分析算法，划分逻辑结构，软件仿真，划分硬件模块，硬件性能分析，验证平台构建，硬件实现等。 然后对以上各个部分做详细的阐述。同时为了指导FPGA设计，给出了FPGA的结构和原理与FPGA设计的基本原则、设计的基本技巧、设计的基本流程； 最后给出了该加扰系统的测试与验证方法以及验证和测试结果。
上传时间： 2013-06-22
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经典 的 硬件 工程师 培训资料
上传时间： 2013-07-18
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本文以数字信号处理系统为应用背景，围绕基于FPGA的ⅡR数字滤波器的实现技术展开了研究。 首先以ⅡR数字滤波器的优化设计基本理论为依据，研究了在频域上的最小均方误差设计法和在时域上的最小平方误差设计法。以四阶和六阶两个ⅡR低通数字滤波器设计为例，利用Matlab软件进行辅助设计，探讨了滤波器的设计过程。 然后着重研究了FPGA的设计方法和设计流程，在设计中采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用VHDL语言编程和原理图两种设计技术进行了ⅡR滤波器的各个功能模块的设计，采用EPlCl2Q240器件实现了基于FPGA的二个二阶节级联型结构的四阶ⅡR低通数字滤波器，并类推了设计六阶ⅡR低通数字滤波器。最后用QuartusⅡ4.0软件进行了综合与仿真，用MATLAB7.0软件对仿真结果进行了分析，最终在GW48-PK2开发系统中进行了硬件电路验证，得出了实际滤波效果测试波形，验证了所设计滤波器的正确性。 本设计对于用二阶节级联型结构构成的ⅡR数字滤波器硬件电路具有通用性，通过改变二阶节级联型结构的数量，可以构成任意偶数阶的滤波器；同时，通过上模型中系数的变换，也可以构成相应阶数的高通、带通、带阻等滤波器。
上传时间： 2013-06-20
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本项目完成的是中国地面数字电视融合方案发端系统的FPGA设计与实现。采用Stratix系列的EP1S80F1020C5FPGA为基础构建了主硬件处理平台。系统中能量扩散、LDPC编码、符号交织、星座映射、同步PN头插入、3780点IFFTOFDM调制以及信号成形4倍插值滚降滤波器等都是基于FPGA硬件设计实现的。本文首先介绍了数字电视的发展现状，融合方案发端系统的整体结构以及FPGA设计的相关知识。第三章重点、详细地介绍了基于FPGA的融合方案发端系统除LDPC编码部分的各个模块的具体实现，并对级连后的整个系统的性能进行了仿真、分析和验证。第四章简要介绍了与融合方案发端系统结构类似的一个窄带LDPC解码-误码测试实验平台发端的FPGA设计，并对该测试平台的性能进行了分析验证。我在项目中完成的工作主要有： 1.阅读相关文献资料，了解中国地面数字电视融合方案的整体结构和原理。 2.制定了整个发端系统FPGA实现的框架以及各模块的接口定义。 3.完成了3780点IFFTOFDM的FPGA设计和验证。 4.完成了4倍插值169阶滚降滤波器的算法改进和FPGA设计与验证。 5.完成了整个融合方案系统的功能仿真、分析和验证。 6.完成了窄带LDPC解码-误码测试实验平台发端的FPGA设计以及仿真、验证。
上传时间： 2013-07-05
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现代雷达系统广泛采用脉冲压缩技术，用以解决作用距离与分辨能力之间的矛盾。脉冲压缩是指雷达通过发射宽脉冲，保证足够的最大作用距离，而接收时，采用相应的脉冲压缩法获得窄脉冲以提高距离分辨率的过程。同时，数字信号处理技术的迅猛发展和广泛应用，为雷达脉冲压缩处理的数字化实现提供了可能。 本文主要研究雷达多波形频域数字脉冲压缩系统的硬件系统实现。在匹配滤波理论的指导下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形频域数字脉冲压缩系统。该系统可处理时宽在42μs以内、带宽在5MHz以下的线性调频信号(LFM)，非线性调频信号(NLFM)和Taylor四相码信号，且技术指标完全满足实用系统的设计要求。 本文完成的主要工作和创新之处有：(1)基于双通道模数转换器AD10242设计高精度数据采集电路，为整个脉压系统的工作提供必要的条件。完成了前端模拟信号输入电路的优化和差分输入时钟的产生，以实现高精度采样。 (2)根据协议和脉压系统的工作要求，以基于FPGAEP1K100QC208完成系统控制，使整个脉压系统正确稳定地工作。同时以该FPGA生成双口RAM，实现数据暂存，以匹配采样速率和脉压系统频率。 (3)设计基于4片高性能ADSP21160M的紧耦合并行处理系统，以完成多波形频域数字脉冲压缩的全部运算工作。4片DSP共享外部总线，且各DSP以链路口互连，进行数据通信。各DSP还使用一个链路口连接到接口板DSP，将脉压结果送出。 (4)以一片ADSP21160M和一片EP1K100QC208为核心，设计输出板电路，完成数据对齐、求模和数据向下一级的输出，并产生模拟输出。 (5)调试并改进处理板和输出板。
上传时间： 2013-06-11
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卷积编码是深空通信系统和无线通信系统中常用的一种编码方式。Viterbi码算法是卷积码的一种最大似然译码算法，它按照最大似然译码准则，在网格图上找出一条最大似然路径来得到译码结果。本设计的主要内容是3比特软判决Viterbi译码器的FPGA实现，设计是采用硬件VHDL语言来完成，并在ModelSim和Quartus Ⅱ软件环境下进行编译和仿真。在论文中介绍了Viterbi译码器的各模块的各种算法，并着重介绍了本设计所采用的具体方法，通过仿真和测试，验证了设计的正确性。最后，介绍了Viterbi译码器在未来通信中的发展和应用。
上传时间： 2013-07-02
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本课题首先研究了常规的RS译码器的算法，确定在关键方程的计算中采用一种新改进的BM算法，然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器，通过这些优化方法提高了RS译码器的速度，减少了译码延时和硬件资源使用，最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。 本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平，对我国以后航天项目高速数据传输系统的设计有着很大的意义。
上传时间： 2013-06-29
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本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结构设计进行优化并利用FPGA实现，而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。 测试结果表明，系统的误码率达到了工程标准的要求，从而验证了译码器设计的可靠性，同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。
上传时间： 2013-07-30
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数字式π/4-DQPSK是一种线性窄带调制技术，具有频谱利用率高、频谱特性好、抗衰落性能强、可用非相干解调等突出特点。在移动通信、卫星通信中得到广泛应用。 本文介绍了π/4-DQPSK调制解调的基本原理和各个模块的设计实现；完成了调制解调算法的Matlab仿真设计；采用VHDL硬件描述语言在Xilinx公司的ISE5.2开发环境下设计实现各个模块，通过了时序仿真，实现了正确解调；分析了在实现过程中，采用1bit差分检测了误码率。文章由推出的误码率表达式得到静态高斯噪声下，信噪比为16dB时误码率可达10-8。用Protel99SE进行PCB板设计，完成程序下载进FPGA芯片以及电路调试，其输入符号速率200kbps，调制中频455kHz。测试结果验证了程序的正确，实现了π/4-DQPSK调制解调系统完成预定的目标。
上传时间： 2013-04-24
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频率特性测试仪(简称扫频仪)是一种测试电路频率特性的仪器，它广泛应用于无线电、电视、雷达及通信等领域，为分析和改善电路的性能提供了便利的手段。而传统的扫频仪由多个模块构成，电路复杂，体积庞大，而且在高频测量中，大量的分立元件易受温度变化和电磁干扰的影响。为此，本文提出了集成化设计的方法，针对可编程逻辑器件的特点，对硬件实现方法进行了探索。 本文对三大关键技术进行了深入研究： 第一，由扫频信号发生器的设计出发，对直接数字频率合成技术(DDS)进行了系统的理论研究，并改进了ROM压缩方法，在提高压缩比的同时，改进了DDS系统的杂散度，并且利用该方法实现了幅度和相位可调制的DDS系统-扫频信号发生器。 第二，为了提高系统时钟的工作频率，对流水线算法进行了深入的研究，并针对累加器的特点，进行了一系列的改进，使系统能在100MHz的频率下正常工作。 第三，从系统频率特性测试的理论出发，研究如何在FPGA中提高多位数学运算的速度，从而提出了一种实现多位BCD码除法运算的方法—高速串行BCD码除法；随后，又将流水线技术应用于该算法，对该方法进行改进，完成了基于流水线技术的BCD码除法运算的设计，并用此方法实现了频率特性的测试。 在研究以上理论方法的基础上，以大规模可编程逻辑器件EP1K100QC208和微处理器89C52为实现载体，提出了基于单片机和FPGA体系结构的集成化设计方案；以VerilogHDL为设计语言，实现了频率特性测试仪主要部分的设计。该频率特性测试仪完成扫频信号的输出和频率特性的测试两大主要任务，而扫频信号源和频率特性测试这两大主要模块可集成在一片可编程逻辑器件中，充分体现了可编程逻辑器件的优势。 本文首先对相关的概念理论进行了介绍，包括DDS原理、流水线技术等，进而提出了系统的总体设计方案，包括设计工具、语言和实现载体的选择，而后，简要介绍了微处理器电路和外围电路，最后，较为详细地阐述了两个主要模块的设计，并给出了实现方式。
上传时间： 2013-06-08
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