本文介绍基于 AVR 嵌入系统的三相660 伏电力智能投切开关装置的开发设计。该装置以ATmega48V 为核心器件，采用零电压接通，零电流分断技术，在投入和切断瞬间由可控硅承载线路电流，而在正常闭合工作时由电磁接触器承载电流。可广泛应用于电力谐波治理和无功补偿设备中作为开关部件，具有无冲击电流、响应时间短等特性。在工矿企业用电设备中存在大量的感性负载，如电弧炉、直流电机调速系统、整流逆变设备等，它们在消耗有功功率的同时，也占用了大量感性无功功率，致使电力功率因数下降。由于无功功率虚占了设备容量、增大了线路的电流值，而线路损耗与电流的平方成正比，因此造成电力资源的巨大浪费。另外，这些感性负载工作时还会产生大量的电力谐波，对电网造成谐波污染，使电能质量恶化，电器仪表工作异常。为了提高功率因数、治理谐波，可以采用动态滤波补偿，由电容器和电感器串联形成消谐回路，起到无功补偿和滤除谐波的作用。各种滤波补偿系统，基本都由电力电容器、铁芯电抗器、无功补偿控制器和电力投切装置等构成，其中电力投切装置负责与电网接通、切断任务，是整个补偿系统中关键部件之一。
上传时间： 2013-10-10
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汇编语言程序设计案例1—动态显示/障碍物检测/障碍物方位检测 10-1. LED数码管显示原理10-2. 案例分析1（2位学号显示)10-3. 案例分析2(简易按键抢答)10-4. CJNE、JC、JNC的应用10-5. 课后思考和实验准备11-1. 智能小车障碍检测原理11-2. 智能小车障碍检测硬件实现11-3. 智能小车障碍检测软件实现11-4. 课后思考和实验准备12-1. 智能小车障碍物方位检测原理12-2. 智能小车障碍物方位检测硬件实现12-3. 智能小车障碍物方位检测软件实现12-4. 课后思考和实验准备
上传时间： 2013-11-09
上传用户：togetsomething
实现动态显示效果的方法和以上几种基本类似，这里以滚动显示为例作一说明。对于需要滚动的文字，可以将其设置为位图格式，暂存于内存中，然后利用VC 提供的位图拷贝函数BitBlt将位图复制到显示位置。对于特殊字符或图形，则可以直接利用BitBlt函数调用到显示位置。然后在类CLEDDlg的 OnTimer函数中调用该函数，以实现文字的滚动显示。另外，也可以通过设定不同的响应时间间隔来改变文字的滚动速度。 程序清单： ORG 00H LOOP: MOV A,#0FFH ；开机初始化，清除画面 MOV P0,A ；清除P0口 ANL P2,#00 ；清除P2口 MOV R2,#200 D100MS: MOV R3,#250 ；延时100毫秒 DJNZ R3,$ DJNZ R2,D100MS MOV 20H,#00H ；取码指针的初值 l100: MOV R1,#100 ；每个字的停留时间 L16: MOV R6,#16 ；每个字16个码
上传时间： 2013-11-06
上传用户：zl520l
在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用VerilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。
上传时间： 2014-12-28
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赛灵思spartan6系列FPGA片内资源设计指导
上传时间： 2013-10-27
上传用户：hahayou
04_Altera_CPLD的资源优化
标签： Altera_CPLD 资源
上传时间： 2013-11-15
上传用户：wtrl
03_Altera_FPGA的资源优化
标签： Altera_FPGA 资源
上传时间： 2013-11-21
上传用户：dumplin9
针对调制样式在不同环境下的变化，采用了FPGA部分动态可重构的新方法，通过对不同调制样式信号的解调模块的动态加载，来实现了不同环境下针对不同调制样式的解调。这种方式比传统的设计方式具有更高的灵活性、可扩展性，并减低了成本和功耗。该设计方案同时也介绍了FPGA部分动态可重构的概念和特点，可以对其它通信信号处理系统设计提供一定的参考。
上传时间： 2013-11-10
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赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
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