全球定位系统(Global Positioning System—GPS)是新一代卫星导航定位系统，具有全球、全天候、连续、高精度导航与定位功能，能够为广大用户提供精确的三维坐标、速度和时间信息。因此，GPS系统被广泛地应用于生活中的各个领域。GPS系统用户主要是各种型号的接收机，而捕获跟踪技术是接收机的关键技术，同时也是一个技术难点。在GPS接收机中，导航电文是用户定位和导航的数据基础，为了得到导航电文必须要对GPS信号进行捕获跟踪。本文详细研究了GPS信号捕获跟踪技术，并进行了FPGA设计。 @@ 本文首先概述了GPS系统信号结构和GPS接收机工作原理，对GPS信号调制机理进行详细地阐述，重点分析了C/A码生成原理和特性。 @@ 其次叙述了GPS信号捕获的基础理论，重点研究时域滑动相关捕获方法，深入分析其算法和性能。用MATLAB中Simulink软件包搭建了可自由修改参数的GPS中频发生器，并在此平台上，对GPS信号时域滑动相关捕获算法进行仿真与分析。 @@ 接着重点研究了GPS信号跟踪技术，系统分析码跟踪环路和载波跟踪环路结构框图以及算法。在码跟踪环路方面，选用并分析了能分离载波的非相干超前滞后码锁定环的工作机理。在载波跟踪环路中选用对导航电文数据相位翻转不敏感的科斯塔斯环，并用数学模型分析GPS信号的解调过程。之后对整个跟踪环路进行MATLAB仿真，结果表明环路参数设计满足要求，并能成功解调出GPS导航电文。 @@ 最后本文在QuartusII环境下完成对GPS信号捕获跟踪系统的FPGA设计。根据对相关器硬件结构框架，对算法中各个模块的实现进行详细的说明，包括顶层设计到CA码、NCO等重要模块设计，并给出了仿真结果。 @@关键词：GPS接收机；捕获；跟踪；MATLAB仿真：FPGA
上传时间： 2013-06-16
上传用户：jacking
随着计算机及其外围设备的发展，传统的并行接口和串行接口在灵活性和接口扩展等方面存在的缺陷愈来愈不可回避，并逐渐成为计算机通信的瓶颈。在这种情况下，通用串行总线(Universal Serial Bus，USB)诞生了。USB由于具有传输速率高、价格便宜、使用方便、灵活性高、支持热插拔、接口标准化和易于扩展等优点，目前已经成为计算机外设接口的主流技术，在计算机外围设备和消费类电子领域正获得越来越多的应用。 @@ 本文基于USB2．0协议规范，设计了一款支持高速和全速传输的USB2．0设备控制器IP核。文中着重介绍了这款设备控制器IP核的设计和FPGA验证工作，详细研究并分析了USB2．0规范，根据规范提出了一种USB2．0设备控制器整体构架方案，描述了各个功能子模块硬件电路的功能及实现。从可重用的角度出发，对设备控制器模块进行优化设计，增加多个灵活的配置选项，根据不同的应用对硬件进行配置，使其在满足要求的情况下去除冗余电路，以减少占用面积和功耗，从而使其灵活地应用于各种USB系统。本文还研究了IP核的验证方法，并对所设计的USB2．0设备控制器建立了功能完备的ModelSim仿真验证环境，搭建了FPGA硬件验证平台，设计了具有AHB接口的设备控制器和带有8051的设备控制器，并分别在FPGA平台上进行了功能验证。 @@ 本文所设计的USB2．0设备控制器IP核可配置性高，使用者可以自由配置所需端点的个数以及每个端点类型等，可以集成于多种USB系统中，适于各类USB设备的开发。本课题所取得的成果为USB2．0设备类的研究和开发积累了经验，并为后来实验室某项目测试芯片的USB数据采集提供了参考方案，也为未来USB3．0接口IP核的开发和应用奠定了基础。 @@关键词USB2．0控制器；IP核；FPGA；验证
上传时间： 2013-06-30
上传用户：nanfeicui
IIR数字滤波器是冲激响应为无限长的一类数字滤波器，是电子、通信及信号处理领域的重要研究内容，国内外学者对IIR数字滤波器的优化设计进行了大量研究。其中，进化算法优化设计IIR数字滤波器虽然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工鱼群算法的IIR数字滤波器优化设计也取得了较好的效果。但这些方法都是将多目标优化问题转化为单目标优化问题，这种方法是将每个目标赋一个权值，然后将这些赋了权值的目标相加，把相加的结果作为目标函数，在此基础上寻找目标函数的最小值，这样做造成的问题是可能将其中的任何一种满足目标函数值最小的情况作为最优解，但实际上得到的不一定是最优解。也就是说，单目标的方法难以区分哪一种情况为最优解，这样的寻优模型从理论上来说是难以得到最优解的。另外，在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解。针对这些问题，本文在研究传统遗传算法、进化规划算法以及量子遗传算法的IIR数字滤波器优化设计的基础上，将重点研究IIR数字滤波器的粒子进化规划优化、遗传多目标优化以及量子多目标优化。另外，由于在通信系统中IIR数字滤波器有广泛应用，并且大量采用FPGA实现，多目标优化方法得到的滤波器性能也值得验证，因此，对多目标优化方法得到的IIR数字滤波器系数进行FPGA仿真验证有重要的现实意义。 @@ 论文的主要工作及研究成果具体如下： @@ 1.分析IIR数字滤波器的数学模型及其优化设计的参数；针对低通IIR数字滤波器，采用遗传算法及量子遗传算法对其进行优化设计，并给出相应的仿真结果及分析。 @@ 2.针对使用进化规划算法优化设计IIR数字滤波器时容易陷入局部极值的问题，研究粒子进化规划算法，并将其应用于IIR数字滤波器的优化设计，该算法将粒子群优化算法与进化规划算法相结合，继承了粒子群算法局部搜索能力强和进化规划算法遗传父代优良基因能力强的优点。将这种新的粒子进化规划算法应用于IIR低通、高通、带通、带阻数字滤波器的优化设计，显示了较好的效果。 @@ 3.优化设计IIR数字滤波器时，通常将多目标转化为单目标的优化问题，这种方法虽然设计简单，但是在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解，不能提供更多的有效解给决策者。针对常 用基于单目标优化算法的不足，在分析IIR数字滤波器优化模型和待优化参数的基础上，本文研究遗传算法的IIR数字滤波器多目标优化设计方法，该方法将多个目标值直接映射到适应度函数中，通过比较函数值的占优关系来搜索问题的有效解集，使用这种方法可以求得一组有效解，并且将多目标转化为单目标的优化方法得到的唯一解也能被包括在这一组有效解中。@@ 4.将量子遗传算法应用于IIR数字滤波器多目标优化设计，研究量子遗传算法的IIR数字滤波器多目标优化设计方法，并将优化结果与传统遗传算法的多目标优化方法进行了比较。仿真结果表明，在对同一种滤波器进行优化设计时，使用该方法得到的结果通带波动更小，过渡带更窄，阻带衰减也更大。 @@ 5.针对IIR数字滤波器的硬件实现问题，在对IIR数字滤波器的结构特征进行分析的基础上，分别采用遗传多目标优化方法量子多目标方法优化设计IIR数字滤波器的系数，然后针对两组系数进行了FPGA( Field-Programmable GateArray，现场可编程门阵列)仿真验证，并对两种结果进行了对比分析。 @@关键词：IIR数字滤波器；优化设计
上传时间： 2013-06-09
上传用户：熊少锋
本文完成了对MIPS-CPU的指令集确定，流水线与架构设计，代码编写，并且在x86计算机上搭建了称为gccmips_elf的仿真系统，完成了对MIPS-CPU硬件系统的模拟仿真，最终完成FPGA芯片的下载与实现。 @@ 本文完成了包含34条指令的MIPS-CPU指令集的制定，完成了整个MIPS-CPU的架构设计与5级流水线级数的确定。制定了整个CPU的主控制模块的状态转移图；根据MIPS-CPU的指令集的模式，完成了对不同模式下的指令的分析，给出了相应的取指，译码，产生新的程序存储器寻址地址，执行，数据存储器与寄存器文件回写的控制信号，完成取指令模块，译码模块，执行模块，数据回写等模块代码的编写，从而完成了流水线模块的代码设计。 @@ 重点分析了由于流水线设计而引入的竞争与冒险，分析了在不同流水线阶段可能存在的竞争与冒险，对引起竞争与冒险的原因进行了确定，并通过增加一些电路逻辑来避免竞争与冒险的发生，完成了竞争与冒险检测电路模块以及数据回写前馈电路模块的代码编写，从而解决了竞争与冒险的问题，使设计的5级流水线得以畅顺实现。 @@ 完成了MIPS-CPU的仿真系统平台的搭建，该仿真器用来对应用程序进行编译，链接与执行，生成相应汇编语言程序以及向量文件(16进制机器码)；并且同时产生相关的Modelsim仿真，及Quartus II下载验证的文件。本设计利用该仿真系统来评估设计的MIPS-CPU的硬件系统，模拟仿真结果证明本文设计的MIPS-CPU可以实现正常功能。本论文课题的研究成功对今后从事专用RISC-CPU设计的同行提供了有益的参考。 @@ 最终将设计的MIPS-CPU下载到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II软件进行了编译与验证，对设计的MIPS-CPU的资源使用，关键路径上的时序，布线情况进行了分析，最终完成各个指标的检查，并且借助Quartus II软件内嵌的Signal Tap软件进行软硬件联合调试，结果表明设计的MIPS-CPU功能正常，满足约束，指标正确。 @@关键词 MIPS；流水线；竞争与冒险；仿真器；FPGA
上传时间： 2013-07-31
上传用户：gjzeus
3D加速引擎是3D图形加速系统的重要组成部分，以往在软件平台上对3D引擎的研究，实现了复杂的渲染模型和渲染算法，但这些复杂算法与模型在FPGA上综合实现具有一定难度，针对FPGA的3D加速引擎设计及其平台实现需要进一步研究。 本文在研究3D加速引擎结构的基础上，实现了基于FPGA的图像处理平台，使用模块化的思想，利用IP核技术分析设计实现了3D加速管道及其他模块，并进行了仿真、验证、实现。 图像处理平台选用Virtex-Ⅳ FPGA为核心器件，并搭载了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他组件。 为满足3D加速引擎的实现与验证，设计搭建的图像处理平台还实现了DDR-SDRAM控制器模块、VGA输出模块、总线控制器模块、命令解释模块、指令寄存器模块及控制寄存器模块。 3D加速引擎设计包含3D加速渲染管道、视角变换管道、基元读取、顶点FIFO、基元FIFO、写内存等模块。针对FPGA的特性，简化、设计、实现了光照管道、纹理管道、着色管道和Alpha融合管道。 最后使用Modelsim进行了仿真测试和图像处理平台上的验证，其结果表明3D加速引擎设计的大部分功能得到实现，结果令人满意。
上传时间： 2013-07-30
上传用户：lepoke
现场可编程门阵列(FPGA，Field Programmable Gate Array)是可编程逻辑器件的一种，它的出现是随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中。现在，FPGA已广泛地运用于通信领域、消费类电子和车用电子。 本文中涉及的I/O端口模块是FPGA中最主要的几个大模块之一，它的主要作用是提供封装引脚到CLB之间的接口，将外部信号引入FPGA内部进行逻辑功能的实现并把结果输出给外部电路，并且根据需要可以进行配置来支持多种不同的接口标准。FPGA允许使用者通过不同编程来配置实现各种逻辑功能，在IO端口中它可以通过选择配置方式来兼容不同信号标准的I/O缓冲器电路。总体而言，可选的I/O资源的特性包括：IO标准的选择、输出驱动能力的编程控制、摆率选择、输入延迟和维持时间控制等。 本文是关于FPGA中多标准兼容可编程输入输出电路(Input/Output Block)的设计和实现，该课题是成都华微电子系统有限公司FPGA大项目中的一子项，目的为在更新的工艺水平上设计出能够兼容单端标准的I/O电路模块；同时针对以前设计的I/O模块不支持双端标准的缺点，要求新的电路模块中扩展出双端标准的部分。文中以低压双端差分标准(LVDS)为代表构建双端标准收发转换电路，与单端标准比较，LVDS具有很多优点： (1)LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100Ω。这一特征使它适合做并行数据传输。 (2)LVDS信号摆幅小，从而使得该结构可以在2.5V的低电压下工作。 (3)LVDS输入单端信号电压可以从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工艺，辅助Xilinx公司FPGA开发软件ISE，设计完成了可以用于Virtex系列各低端型号FPGA的IOB结构，它有灵活的可配置性和出色的适应能力，能支持大量的I/O标准，其中包括单端标准，也包括双端标准如LVDS等。它具有适应性的优点、可选的特性和考虑到被文件描述的硬件结构特征，这些特点可以改进和简化系统级的设计，为最终的产品设计和生产打下基础。设计中对包括20种IO标准在内的各电器参数按照用户手册描述进行仿真验证，性能参数已达到预期标准。
上传时间： 2013-05-15
上传用户：shawvi
现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
上传用户：yd19890720
数字图像通信的最广泛的应用就是数字电视广播系统，与以往的模拟电视业务相比，数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命，而与此对应的DVB（Digital Video Broadcasting）标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式，随后对MPEG—2码流进行打包形成TS流（transport stream），进行多个传输流复用，最后通过不同媒介进行传输。在DVB标准的传输系统中，无论是卫星传输，电缆传输还是地面传输，为了保障图像质量，使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象，都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。 信道编码设计方案的优劣决定了DVB系统的成功与否，本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案，主要进行了如下几项工作： 1）介绍了DVB系统信道编码的基本概念及特点，深入研究了DVB标准中信道编码部分的关键技术，并针对每个信道编码模块进行工作原理分析、算法分析。 2）根据DVB信道编码的特点，重点对信道编码中四个模块，包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析，并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3）在RS（204，188）编码过程中，利用有限域常数乘法器的特点，对编码器进行了优化，在很大程度上提高了编码效率，卷积交织器部分采用RAM移位法，实现起来更为简单且节省了FPGA器件内部资源。 4）设计以Altera公司的QuartusⅡ为开发平台，利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现，通过Verilog HDL描述和时序仿真来验证算法的可行性，并给出系统设计中减少毛刺的方法，使系统更为稳定。最终的系统仿真结果表明该系统工作稳定，达到了DVB系统信道编码设计的要求。
上传时间： 2013-06-26
上传用户：allen-zhao123
软件无线电思想的出现带来了接收机实现方式的革新。随着近年来软件无线电理论和应用趋于成熟与完善，软件无线电技术已经被越来越广泛地应用于无线通信系统和电子测量测试仪器中。数字下变频技术作为软件无线电的核心技术之一，在频谱分析仪中也得到了越来越普遍的应用。 本人参与的手持式频谱分析仪项目采用的是中频数字化实现方式，可满足轻巧，可重配置和低功耗的需求。数字化中频的关键部件数字下变频器DDC采用的是Intersil公司的ISL5216，这个器件和高性能FPGA共同组成手持频谱仪的数字信号处理前端。这个数字前端就手持频谱分析仪来说存在一定的局限性，ISL5216的信号处理带宽单通道为1 MHz，4个通道级联为3MHz，未能满足谱仪分析带宽日益增加的需求；系统集成度不高，ISL5216的功能要是集成到FPGA，可进一步提高系统集成度，降低物料成本和系统功耗。基于以上两个方面的考虑，现正以手持频谱分析仪项目为依托，基于Xilinx Spartan3A-DSP系列FPGA实现高速高处理带宽的DDC。 本论文首先描述了数字下变频基本理论和结构，对完成各级数字信号处理所涉及的数字正交变换、CORDIC算法、CIC、HB、多相滤波等关键算法做了适当介绍；然后介绍了当前主流FPGA的数字信号处理特性和其内部的DSP资源。接着详细描述了数控振荡器NCO、复数数字混频器MIXER、5级CIC滤波器、5级HB滤波器和255阶可编程FIR的设计和实现，并对各个模块的不同实现方式作了对比和仿真测试数据作了分析。最后介绍了所设计DDC在手持频谱分析仪中的主要应用。
上传时间： 2013-04-24
上传用户：a155166
当今，移动通信正处于向第四代通信系统发展的阶段，OFDM技术作为第四代数字移动通信(4G)系统的关键技术之一，被包括LTE在内的众多准4G协议所采用。IDFT/DFT作为OFDM系统中的关键功能模块，其精度对基带解调性能产生着重大的影响，尤其对LTE上行所采用的SC_FDMA更是如此。为了使定点化IDFT/DFT达到较好的性能，本文采用数字自动增益控制(DAGC)技术，以解决过大输入信号动态范围所造成的IDFT/DFT输出信噪比(SNR)恶化问题。 首先，本文简单介绍了较为成熟的AAGC(模拟AGC)技术，并重点关注近年来为了改善其性能而兴起的数字化AGC技术，它们主要用于压缩ADC输入动态范围以防止其饱和。针对基带处理中具有累加特性的定点化IDFT/DFT技术，进一步分析了AAGC技术和基带DAGC在实施对象，实现方法等上的异同点，指出了基带DAGC的必要性。 其次，根据LTE协议，搭建了从调制到解调的基带PUSCH处理链路，并针对基于DFT的信道估计方法的缺点，使用简单的两点替换实现了优化，通过高斯信道下的MATLAB仿真，证明其可以达到理想效果。仿真结果还表明，在不考虑同步问题的高斯信道下，本文所搭建的基带处理链路，采用64QAM进行调制，也能达到在SNR高于17dB时，硬判译码结果为极低误码率(BER)的效果。 再次，在所搭建链路的基础上，通过理论分析和MATLAB仿真，证明了包括时域和频域DAGC在内的基带DAGC具有稳定接收链路解调性能的作用。同时，通过对几种DAGC算法的比较后，得到的一套适用于实现的基带DAGC算法，可以使IDFT/DFT的输出SNR处于最佳范围，从而满足LTE系统基带解调的要求。针对时域和频域DAGC的差异，分别选定移位和加法，以及查表的方式进行基带DAGC算法的实现。 最后，本文对选定的基带DAGC算法进行了FPGA设计，仿真、综合和上板结果说明，时域和频域DAGC实现方法占用资源较少，容易进行集成，能够达到的最高工作频率较高，完全满足基带处理的速率要求，可以流水处理每一个IQ数据，使之满足基带解调性能。
上传时间： 2013-05-17
上传用户：laozhanshi111
