分频系数为8，分频输出信号占空比为50 的分频器
上传时间： 2013-12-27
上传用户：lps11188
1.8421码十进制计数器 2.分频系数为8，占空比为0.5的分频器 3.控制8个二极管的电路
上传时间： 2017-09-09
上传用户：李梦晗
该程序用事件管理器B的定时器4定时时间来触发A/D采样的启动。采样时采用级联模式，一次做16个转换，转换通道分别是0~15。转换完成后，在A/D中断服务子程序中将转换结果读出。该程序做一次A/D采样。
上传时间： 2017-09-25
上传用户：标点符号
并串转换器：将并行输入的信号以串行方式输出，这里要注意需先对时钟进行分频，用得到的低频信号控制时序，有利于观察结果（可以通过L灯观察结果）
上传时间： 2013-12-21
上传用户：jiahao131
设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。
上传时间： 2017-09-27
上传用户：宋桃子
描述了48分频的功能的原理图，使用16位移位寄存器来实现
上传时间： 2014-01-10
上传用户：litianchu
将编码的差分跳频系统等效为串行级联码，充分利用频率转移函数所产生的网格关联信息， 采用软输入软输 算法，进行类Turbo串行迭代译码，能有效改善系统的误比特性能． 此，如何实现差 分跳频系统串行级联结构的外编码器和频率转移函数(( 函数)的匹配设计是值得深入研究的问题．基 于互信息的外信息转移图(ExIT)能有效预测迭代译码的收敛特性，并根据E xlT选择适当的内、外码 进行级联．采用基于互信息的Exn、用分析差分跳频串行级联结构中外编码器和G函数的外信息转移 过程，提出了一种采用ExIT图选择G函数及外编码器的方法．通过对陔l方法的理论分析和性能仿真， 结果表明，在一定的输入先验信息量条件下，信噪比越高，G函数输 互信息量越大；在给定信噪比条件 下，不同G 函数刘 应的输出互信息量随输入先验信息量增长速度不同，能有效实现对性能较好的G 函 数的选择；对于给定G甬数，在不同外编码方式下，通过E xlT阁能得到迭代译码收敛的门限值；能反应 出不同编码方式下的收敛特性的好坏，从而实现外编码器和G函数的匹配设计．
标签： G函数
上传时间： 2015-04-27
上传用户：xiefuai
CTM1050 是一款带隔离的高速 CAN 收发 器芯片， 该芯片内部集成了所有必需的 CAN 隔离及 CAN 收、 发器件， 这些都被集成在不 到 3 平方厘米的芯片上。芯片的主要功能是 将 CAN 控制器的逻辑电平转换为 CAN 总 线的差分电平并且具有 DC 2500V 的隔离 功能及 ESD 保护作用。
上传时间： 2016-10-20
上传用户：oyjwle
批处理感知器算法的代码matlab w1=[1,0.1,1.1;1,6.8,7.1;1,-3.5,-4.1;1,2.0,2.7;1,4.1,2.8;1,3.1,5.0;1,-0.8,-1.3; 1,0.9,1.2;1,5.0,6.4;1,3.9,4.0]; w2=[1,7.1,4.2;1,-1.4,-4.3;1,4.5,0.0;1,6.3,1.6;1,4.2,1.9;1,1.4,-3.2;1,2.4,-4.0; 1,2.5,-6.1;1,8.4,3.7;1,4.1,-2.2]; w3=[1,-3.0,-2.9;1,0.5,8.7;1,2.9,2.1;1,-0.1,5.2;1,-4.0,2.2;1,-1.3,3.7;1,-3.4,6.2; 1,-4.1,3.4;1,-5.1,1.6;1,1.9,5.1]; figure; plot(w3(:,2),w3(:,3),'ro'); hold on; plot(w2(:,2),w2(:,3),'b+'); W=[w2;-w3];%增广样本规范化 a=[0,0,0]; k=0;%记录步数 n=1; y=zeros(size(W,2),1);%记录错分的样本 while any(y<=0) k=k+1; y=a*transpose(W);%记录错分的样本 a=a+sum(W(find(y<=0),:));%更新a if k >= 250 break end end if k<250 disp(['a为：',num2str(a)]) disp(['k为：',num2str(k)]) else disp(['在250步以内没有收敛，终止']) end %判决面：x2=-a2*x1/a3-a1/a3 xmin=min(min(w1(:,2)),min(w2(:,2))); xmax=max(max(w1(:,2)),max(w2(:,2))); x=xmin-1:xmax+1;%(xmax-xmin): y=-a(2)*x/a(3)-a(1)/a(3); plot(x,y)
上传时间： 2016-11-07
上传用户：a1241314660
熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。并利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。 此文件中含有试验分析报告和详细的VHDL模块文件及原理图。
上传时间： 2016-11-27
上传用户：我是李明澄
