介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法， 可使波形频率在大范围内变化。
上传时间： 2014-01-08
上传用户：秦莞尔w
本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
上传时间： 2015-11-27
上传用户：tyler
本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用，通过硬件描述语言VERILOG在ISE中实现电路生成，采用MODELSIM、SYNPLIFY工具分别进行仿真和综合。
标签： GPS Position Global System
上传时间： 2015-12-01
上传用户：李彦东
ARM综合板子分时电度器计算电价，用电时数，分时用电时数，在不同寄存器中存储。
上传时间： 2015-12-02
上传用户：stella2015
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
上传时间： 2013-12-27
上传用户：lwwhust
lucene.net 2.0的中文分词器，采用最大向前匹配算法，附上源代码和lucene.net.dll，希望这方面有兴趣的互相交流一下。
上传时间： 2013-12-25
上传用户：zhangzhenyu
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
上传时间： 2016-01-23
上传用户：stvnash
任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
上传时间： 2016-01-28
上传用户：372825274
