分频
共 703 篇文章
分频 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 703 篇文章，持续更新中。
用于FPGA的Ｎ＋０.５分频代码
用于FPGA的Ｎ＋０.５分频代码，可以用来进行非整数分频！
占空比1：1的通用分频模块
占空比1：1的通用分频模块
数字逻辑课程设计报告
数字逻辑课程设计报告，包括分频，分流等内容
在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
MB1501频率合成器的分频比设置源程序
MB1501频率合成器的分频比设置源程序
时钟分频电路实现精讲(19 pages)——意法半导体
时钟分频电路实现精讲(19 pages)——意法半导体
16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
16c54四位LED时钟显示程序
使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
利用verilog语言
利用verilog语言，设计分频器，很不错的参考资料
本系统采用51单片机和一些用做分频器的数字芯片
本系统采用51单片机和一些用做分频器的数字芯片，用液晶显示频率值。可以精确到小数点后两位，响应时间短。
VHDL语言编写三分频
VHDL语言编写三分频，可以扩展实现任意奇数
VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器
VHDL经典案例源码
有至少20个经典案例,如:自动售货机,分频器
windows32 汇编 8253分频器
windows32 汇编 8253分频器
给出了数字跑表的源代码
给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。
VHDL分频器
VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
用FPGA实现了RS232异步串行通信
用FPGA实现了RS232异步串行通信，所用语言是VHDL，另外本人还有Verilog的欢迎交流学习，根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。
利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
用verilog编写适中分频器 并且还有测试程序
用verilog编写适中分频器
并且还有测试程序
一个八分频的VHDL程序,经过编译和仿真.
一个八分频的VHDL程序,经过编译和仿真.
简单分频时序逻辑分频电路设计
简单分频时序逻辑电路设计分频电路，有图，有代码