FPGA显示时、分、秒源代码
可以显示时、分、秒,可以设置时间,精度要求0.001s ,允许电压: 3.3V\r\n...
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5分鐘學會使用CPLD,经典资料,有想学习CPLD的朋友有福了...
描述了一个8 通道压频转换( ) 数据采集器的硬件设计和实现过程. 该数据采集 \r\n V FC \r\n\r\n程序 原理...
FPGA输出数据的时频域分析GUI界面,\r\n可观察信号的时域频域波形,星座图眼图等特性...
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。...