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实现6位频率计，防止数据溢出，并对频率进行三分频...

📅 2017-07-02

基于FPGA的直电机伺服系统的设计的代码，VHDL语言。包括前馈控制，AD1674控制模块，ADC0809控制模块，前馈控制模块，分频模块等。...

📅 2014-01-17

VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。...

📅 2014-12-06

计数器，用VHDL实现，先6分频，再10分频，24分频，同时可做万年历...

📅 2017-09-02

根据TLC7524输出控制时序，利用接口电路图，通过改变输出数据，设计一个正弦波发生器。TLC7524是8位的D/A转换器，转换周期为，所以锯齿波型数据有256个点构成，每个点的数据长度为8位。.F...

📅 2013-12-28

该程序是基于FPGA的硬件描述语言，实现的功能是对时钟进行分频，从而产生任意频率的输出时钟。...

📅 2013-12-27

时钟产生电路，12.5倍分频电路，可以用于参考半分频电路...

📅 2013-12-17

简易电子琴，可以弹奏音乐。本课程设计主要内容是基于VHDL语言并利用数控分频器设计硬件电子琴，利用GW48作为课程开发硬件平台，键1至键8设计为电子琴键。某一个LED显示当前的按键的音节数。...

📅 2017-09-23

并串转换器：将并行输入的信号以串行方式输出，这里要注意需先对时钟进行分频，用得到的低频信号控制时序，有利于观察结果（可以通过L灯观察结果）...

📅 2013-12-21

　1  系统功能　　本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，最大延迟时间为1 ms，最大分辨率为0.15...

📅 2015-04-25

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