这个程序是用来构造的分形树的。其中的参数可以自由甚至。
上传时间： 2015-07-21
上传用户：han_zh
多数位分频器.............................................可直接编译
上传时间： 2015-07-22
上传用户：whenfly
基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。
上传时间： 2013-12-31
上传用户：集美慧
路由选择和算法
上传时间： 2013-12-31
上传用户：xyipie
ip路由选择
标签： 路由选择
上传时间： 2013-12-31
上传用户：cxl274287265
用一个堆栈实现回文的测试程序,分测试的字符长度是奇数还是偶数个两中情况
上传时间： 2013-12-17
上传用户：2525775
用最小二乘法计算分形图案的维数。试试看怎么样。请多包涵！！
上传时间： 2015-07-24
上传用户：athjac
模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。
上传时间： 2014-01-07
上传用户：ikemada
D-SIE教程第1部分,共分四部分，SIE讲义
上传时间： 2015-07-24
上传用户：jjj0202
MSSQL2000海量数据分页的存储过程代码
上传时间： 2014-01-05
上传用户：fanboynet
