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内部结构

  • Altium Designer 6 三维元件库建模教程

    Altium Designer 6 三维元件库建模教程 文档名称:AD系列软件三维元件库建模教程 文档描述:介绍在 AltiumDesigner集成开发平台下三维模型建立和使用方法 文档版本:V1.0 作     者:林加添(lineay) 编写时间:2009 年1 月 QQ:181346072 第一章:介绍 在传统的电子整机设计过程中,电路设计部门和结构设计部门(或者由外部设计工作室设计)往往是被分为 两个完全独立的部门,因此在新产品开发过程中,都是结构设计好了,然后出内部 PCB 位置图给 PCB 工程师, 而结构工程师并不了解电路设计过程中一些要点。对 PCB布局一些高度较高元器件位置很多并不符合 PCB 工程 师电路设计的要求。以至 PCB 工程师不得不将就结构工程师所设计的元件布局。最后产品出来时,因为 PCB 布 局不合理等各种因素,问题百出。这不仅影响产品开发速度。也会导致企业两部门之间发生冲突。 然而目前国内大多的电子企业都是停留于这种状态,关键原因目前电路部门和结构部门没有一个有效、快捷 的软件协作接口来帮助两个部分之间更好协调工作、来有效提高工作效率。而面对竞争日益激烈的市场。时间就 是金钱,产品开发周期加长而导致开发成本加剧,也延误了产品上市的时间。这不仅降低了企业在市场的竞争力 也加速了企业倒退的步伐。对于企业来说,都希望有一个有效的协调接口来加速整机的开发速度,从而提高产品

    标签: Designer Altium 元件库 建模

    上传时间: 2013-11-16

    上传用户:chongchong1234

  • 高级FPGA设计 结构、实现和优化

      高级FPGA设计结构、实现和优化   作者:(美)克里兹著,孟宪元译;出版社:机械工程出版社   学FPGA不一定需要开发板,自己学会modelsim仿真、写testbench,用PC机仿真就能有不少长进。这些都看完,剩下的就靠做项目自己领悟,再加上高手指点。   《高级FPGA设计:结构、实现也优化》以FPGA设计为主题,覆盖了实践过程中最可能遇到的深层次问题,并提供了经验指导。在某些方面,《高级FPGA设计:结构、实现也优化》能够取代有限的工业经历,免去读者学习的困难。这种先进的、实用的方法,成为此书的特色。

    标签: FPGA

    上传时间: 2013-11-01

    上传用户:一诺88

  • NIOS整体开发结构基础经典

    NIOS整体开发结构基础经典

    标签: NIOS

    上传时间: 2014-11-08

    上传用户:坏天使kk

  • Altera杯上海交大电子设计竞赛内部材.part2

    Altera杯上海交大电子设计竞赛内部材.part2

    标签: Altera part 电子设计竞赛

    上传时间: 2013-10-15

    上传用户:SimonQQ

  • Altera杯上海交大电子设计竞赛内部材.part1

    Altera杯上海交大电子设计竞赛内部材.很好地学习资料

    标签: Altera part 电子设计竞赛

    上传时间: 2013-10-17

    上传用户:kernaling

  • FPGA的基本结构

    首先得掌握FPGA的芯片结构

    标签: FPGA 基本结构

    上传时间: 2013-10-13

    上传用户:xianglee

  • 挠性印制板拐角防撕裂结构信号传输性能分析

    挠性印制板很容易在大应力的作用下造成开裂或断裂,在设计时常在拐角处采用抗撕裂结构设计以更好地改善FPC的抗撕裂的性能。

    标签: 挠性印制 信号传输 性能分析

    上传时间: 2013-11-20

    上传用户:kelimu

  • 基于FPGA的相关干涉仪算法的研究与实现

    提出一种利用FPGA实现相关干涉仪测向算法的方法,给出了测向系统的结构和组成框图,并详细介绍了FPGA内部模块的划分及设计流程,最后结合实际设计出一种实现方案,并讨论了该方案在宽带测向中较原有实现方式的优势。为了使算法更适于FPGA实现,提出了一种新的相位样本选取方法,并仿真验证了该方法与传统方法的等效性。

    标签: FPGA 干涉仪 法的研究

    上传时间: 2013-11-21

    上传用户:LP06

  • Xilinx FPGA全局时钟资源的使用方法

    目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等,如图1所示。  

    标签: Xilinx FPGA 全局时钟资源

    上传时间: 2013-11-20

    上传用户:563686540

  • 新型GAL原理和应用

    GAL(generic array logic)是美国晶格半导体公 司(gem 0udu or)最新推出的可电擦写、可重复编 程、可加密的一种可编程逻辑器件(PLD)。这是第二 代PAL, 亦是目前最理想的可多次编程的逻辑电路。 它不象PAL是一次性编程,品种乡 也不像EPSOM 需要用紫外线照射擦除。GAL 电路能反复编程 采用 的是电擦除技术 可随时进行修改,其内部有一个特殊 结构控制字,使它芯片类型少,功能全。目前普遍果用 的芯片只有两种:GAL16VS(20 g『脚)和GAL20V8 (24号『脚) 这两种GAL能仿真所有的PAL,并能按 设计者自己的需要构成各种功能的逻辑电瑞在研制 开发新的电路系统时 极为方便。

    标签: GAL

    上传时间: 2013-10-20

    上传用户:9牛10