在CPLD内实现声调和时间的控制
在CPLD内实现声调和时间的控制,在LATTICE的ISPLEVER6.1下编译通过。可以修改定时时间进行声调的修改...
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基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码,其功能主要有:时间设置,时间显示,跑表,分频,日期设置,日期显示等...
使用CPLD仿真8088核,内有源程序和说明,可以参考...
FPGA数字电子系统设计与开发实例导航光盘内附源码...
8051工作于11.0592MHZ,RAM扩展为128KB的628128,FlashRom扩展为128KB的AT29C010A\r\n 128KB的RAM分成4个区(Bank) 地址分配为0x0000-0x7FFF\r\n 128KB的FlashRom分成8个区(Bank) 地址分配为0x8000-...