触发器实现的，8位全加器的VHDL语言实现，适用于altera系列的FPGA
标签： 触发器
上传时间： 2013-12-15
上传用户：caiiicc
自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误
标签： 代码
上传时间： 2016-03-06
上传用户：cxl274287265
本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。
标签： 程序 二进制 加法 进位
上传时间： 2014-01-16
上传用户：日光微澜
该程序是用quartus II作为开发工具，用verilog语言编写，实现全加器功能的实例。对初学者很有意义
标签： quartus 程序 开发工具
上传时间： 2016-07-12
常用经典典型电路，如全加器，乘法器，如何减小资源
标签： 典型 电路
上传时间： 2013-11-27
上传用户：lijinchuan
用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
标签： VHDL 源代码 程序
上传时间： 2016-10-28
上传用户：SimonQQ
各种计数器，编码器，全加器等元件的VHDL语言描述
标签： 计数器
上传时间： 2013-12-05
上传用户：csgcd001
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。
标签： ISP 编程实验 独立 编写
上传时间： 2017-01-19
上传用户：huyiming139
完成一个加速器设计，全加器，具 8位计数器
标签： 加速器
上传时间： 2017-01-25
上传用户：daoxiang126
实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。
标签： 加法
上传时间： 2017-08-22
上传用户：kristycreasy
