1.CS8900A简介CS8900A集成了构建一个完整的以太网电路所需的全部模拟和数字电路，是一种真正的单芯片、全双工以太网解决方案。它的主要功能模块包括：■直接ISA总线接口■802.3MAC引擎■集成的缓冲寄存器■串行EEPROM接口■完整的模拟前端（包括10BASE-T和AUI）2.CS8900A配置正常运行时，CS8900A执行两种基本的功能：以太网数据包的发送和接收。在使用这两种基本功能前，必须对CS8900A进行适当的配置。CS8900A的配置工作在上电或者复位时进行，通过向其内部的配置和控制寄存器写入不同的参数来实现。以下7种情况会引起CS8900A内部寄存器和电路的复位：■外部复位：RESET引脚拉高至少400ns■上电复位：上电时复位，直至Vcc达到约2.5V以上时跳出复位■掉电复位：供电电压下降到低于约2.5V时复位，直至重新恢复至约2.5V以上时跳出复位EEPROM复位：检测到EEPROM校验和错误时复位
上传时间： 2022-06-25
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STC12C5A60S2单片机是深圳宏晶科技有限公司的典型单片机产品，采用了增强型8051内核，片内集成了60KB程序Flash、1KB数据Flash（EEPROM）、1280字节RAM、2个16位定时/计数器、44根I/O口线、2个全双工异步串行口（UART）、高速同步通信端口（SPI）、8通道10位ADC、2通道PWM/可编程计数器阵列/捕获/比较单元（PWM/PCA/CCU）、MAX810专用复位电路和硬件看门狗等资源。STC12C5A60S2指令系统完全兼容8051单片机，并具有在系统可编程（ISP）功能和在系统调试（ISD）功能，可以省去价格较高的专门编程器，开发环境的搭建非常容易。STC12C5A60S2的所有指令和标准的8051内核完全兼容，具有良好的兼容性和很强的数据处理能力，所以，原来讲解8051单片机的师资力量可以充分发挥以前讲解单片机原理及应用课程的经验；对于具有8051单片机知识的读者，不存在转型困难的问题。本书介绍了STC12C5A60S2单片机的硬件结构、汇编语言程序设计，并详细介绍了应用于单片机的C语言程序设计，以KeiluVision集成开发环境作为程序设计和调试环境介绍了程序的调试方法。以目前流行的智能车竞寒中的智能汽车控制器以及压力测控系统两个综合设计实例为背景，介绍了单片机中各部分的硬件功能和应用设计以及相关的汇编语言、C语言程序设计与调试；特别介绍了嵌入式操作系统以C/OS-IⅡ的裁减和应用。教材的每一章都给出了相应的习题，便于教学。与教材配套的电子教案、书中的所有实例以及最后一章的应用系统设计相关内容都可以从站上下载。
上传时间： 2022-06-25
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第一部分：什么是SPI SPI是一种在FPGA和其他芯片之间传输数据的简单有效的接口方式.SPI是允许一个器件同其他一个或多个器件进行通讯的简单接口。SPI是什么样的？首先让我们来看看两个芯片之间的S P 1接口是如何连接的。在两个芯片时间通讯时，SPl需要4条连线。正如你所看到的，他们是SCK，MISO，MOSI以及SSEL，其中一个芯片叫做主控芯片，另一个叫从芯片。SPI基础http://en.wikipedia.org/wiki/Serial_Peripheral Interface_Bus基本特点：1.同步2.串行3.全双工4·非即插即用5.一主多从更多细节：1，同步时钟有主控芯片产生，每个时钟传输一位数据2，数据在传输前，首先许要进行并转串，才能用一条线传输3，两条数据线，一条输入、一条输出4主从双方有关于SPI传输的先验知识，如比特顺序、数据长度等5，数据传输有主控芯片发起，每次只与一个从芯片通讯
上传时间： 2022-06-26
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SPI总线协议及SPI时序图详解SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPl，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。SPI是一个环形总线结构，由ss（cs）、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送。上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中。下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中。假设主机和从机初始化就绪：并且主机的sbuff=0xaa（10101010），从机的sbuff=0x55（01010101），下面将分步对spi的8个时钟周期的数据情况演示一遍（假设上升沿发送数据）。
上传时间： 2022-06-28
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特性 CPU：– 全静态8位1T 8051内核CMOS微控制器.– 指令集全兼容MCS-51.– 4级优先级中断配置.– 双数据指针(DPTRs) 工作条件：– 宽电压工作范围2.4V至5.5V.– 宽工作频率最高至16MHz.– 工业级工作温度 -40℃ 至 +105℃. 存储器：– 最高至18K字节APROM用户程序代码区.– 可配置4K/3K/2K/1K/0K字节LDROM引导代码区，用户可灵活配置用途.– 所有FLASH区域分隔为128字节一页.– 内建IAP编程功能.– 代码加密功能.– 256字节片内直接存取RAM.– 额外768字节片内间接存取RAM(XRAM)通过MOVX指令读写. 时钟源：– 16 MHz高速内部振荡器，电源5.0V条件下±1%精度等级。全工作条件范围±2%精度等级.– 10 kHz低速内部振荡器.– 支持外部时钟输入.– 支持系统时钟即时软件切换(On-the-fly)功能.– 支持软件配置时钟除频最高至1/512. 功能：– 多达17个标准通用管脚，另外还有1个只能做输入的管脚。 所有输出管脚可通过软件配置两种输出斜率(slew rate)N76E003 初版规格书2016年11月7日 第 8 页 总258页 版本. V0.04– 标准外部中断脚 ̅̅̅̅̅̅̅及̅̅̅̅̅̅̅– 两组16位定时器/计数器0和1，与标准8051兼容– 一组16位定时器2带有3路输入捕获功能， 9个输入管脚可供选择– 一组16位自动重装载功能定时器3，可用于配置串行口UART的波特率– 一组16位PWM计数中断– 一组看门狗(WDT)，由内部10kHz独立时钟作为时钟源– 一组自唤醒功能定时器(WKT)，用于低功耗模式下自主唤醒– 两组全双工串口，带有帧错误检测及自动地址辨识功能。 UART0的TXD及RXD脚可通过软件更换管脚位置– 一组SPI总线， 当系统时钟是16MHz时， 主机模式及从机模式最高传输速率皆可达到8Mbps– 一组I2C总线，主机模式及从机模式最高传输速率皆可达到400kbps– 三对， 6通道脉宽调制器(PWM)， 10个输出管脚可以选择， 16位分辨率，带有不同的工作模式和故障刹车(Fault Brake)功能– 最多可配置8通道管脚中断功能， 所有的I/O端口都支持此功能， 可通过软件配置边沿或电平触发
上传时间： 2022-08-09
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随着TD—SCDMA技术的不断发展，TD—SCDMA系统产品也逐步成熟并随之完善。产品家族日益丰富，室内型宏基站、室外型宏基站、分布式基站(BBU+RRU)、微基站等系列化基站产品逐步问世，可以满足不同场景的建网需求。而分布式基站(BBU+RRU)越来越多地受到业界的关注和重视。 本文主要从TD—SCDMA频点拉远系统(RRU)和软件无线电技术的发展入手，重点研究TD—SCDMA频点拉远系统的FPGA设计与实现。TD—SCDMA通信系统通过灵活分配不同的上下行时隙，实现业务的不对称性，但是多路数字中频所构成的系统成本高和控制的复杂性，以及TDD双工模式下，系统的峰均比随时隙数增加而增加，对整个频点拉远系统的前端放大器线性输入提出了很高的要求。TD—SCDMA系统使用软件无线电平台，一方面软件算法可以有效保证时隙分配的准确性，保证对前端控制器的开关控制，以及对上下行功率读取计算和子帧的灵活提取，另一方面灵活的DUC/CFR算法可以有效的提高频带利用率和抗干扰能力，有效的控制TDD系统的峰均比，有效降低系统对前端放大器线性输出能力的要求。 本文主要研究软件无线电中DUC和CFR的关键技术以及FPGA实现，DUC主要由3倍FIR内插成型滤波器、2倍插值补偿滤波器以及5级CIC滤波器级联组成；而CFR主要采用类似基带削峰的加窗滤波的中频削峰算法，可以降低相邻信道的溢出，更有效的降低CF值。将DUC/CFR以单片FPGA实现，能很好提高RRU性能，减少其硬件结构，降低成本，降低功耗，增加外部环境的稳定性。
上传时间： 2013-07-20
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本文采用 altera 公司cyclone 系列芯片ep1c12 实现了与ts101／ts201 两种芯片的链路口的双工通信，并给出了具体的设计实现方法。其中ts101 的设计已经成功应用于某
上传时间： 2013-06-15
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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随着TD—SCDMA技术的不断发展，TD—SCDMA系统产品也逐步成熟并随之完善。产品家族日益丰富，室内型宏基站、室外型宏基站、分布式基站(BBU+RRU)、微基站等系列化基站产品逐步问世，可以满足不同场景的建网需求。而分布式基站(BBU+RRU)越来越多地受到业界的关注和重视。 本文主要从TD—SCDMA频点拉远系统(RRU)和软件无线电技术的发展入手，重点研究TD—SCDMA频点拉远系统的FPGA设计与实现。TD—SCDMA通信系统通过灵活分配不同的上下行时隙，实现业务的不对称性，但是多路数字中频所构成的系统成本高和控制的复杂性，以及TDD双工模式下，系统的峰均比随时隙数增加而增加，对整个频点拉远系统的前端放大器线性输入提出了很高的要求。TD—SCDMA系统使用软件无线电平台，一方面软件算法可以有效保证时隙分配的准确性，保证对前端控制器的开关控制，以及对上下行功率读取计算和子帧的灵活提取，另一方面灵活的DUC/CFR算法可以有效的提高频带利用率和抗干扰能力，有效的控制TDD系统的峰均比，有效降低系统对前端放大器线性输出能力的要求。 本文主要研究软件无线电中DUC和CFR的关键技术以及FPGA实现，DUC主要由3倍FIR内插成型滤波器、2倍插值补偿滤波器以及5级CIC滤波器级联组成；而CFR主要采用类似基带削峰的加窗滤波的中频削峰算法，可以降低相邻信道的溢出，更有效的降低CF值。将DUC/CFR以单片FPGA实现，能很好提高RRU性能，减少其硬件结构，降低成本，降低功耗，增加外部环境的稳定性。
上传时间： 2013-04-24
上传用户：18752787361
自上个世纪九十年代以来，我国著名学者、现中国科学院院士、清华大学陈难先教授等人使用无穷级数的Mobius反演公式解决了一系列重要的物理学中的逆问题，开创了应用、推广数论中的Mobius变换解决物理学中各种逆问题的巧妙方法，其工作在1990年当时就得到了世界著名的《NATURE》杂志的高度评价。 华侨大学苏武浔教授等则把Mobius变换的方法应用于几种常用波形(包括周期矩形脉冲，奇偶对称方波和三角波等)的傅立叶级数的逆变换运算，得到正、余弦函数及一般周期信号的各种常用波形的信号展开；并求得了与各种常用波形信号函数族相正交的函数族，以用于各展开系数的计算与信息的解调；而后把它们应用到通信系统中，提出了一种新的通信系统，即新型Chen-Mobius通信系统。 本文主要完成了两个方面的工作,Chen-Mobius多路通信系统的FPGA硬件设计实现和基于Chen-Mobius变换的语音加密双工通信系统的实现。首先，利用嵌入MATLAB\SIMULINK中的DSPBuilder软件对Chen-Mobius多路(四路和八路)通信系统进行仿真分析，对该系统在不同信噪比情况下的错误概率进行了计算，并绘出了信噪比-错误概率曲线；其次，利用DSPBuilder中的Signalcompiler将Chen-Mobius多路通信系统的主体模块(函数及积分器的产生等)转化成HDL硬件语言，后在QuartusⅡ软件平台上，结合利用VHDL编程的硬件程序模块(分频、延时、控制模块等)构架完整的Chen-Mobius通信系统，并对此系统设计综合、引脚分配、仿真验证、时序分析等；最后，在Altera公司的Stratix 芯片上，实现硬件的编程和下载，从而完成了Chen-Mobius多路通信系统的FPGA硬件实现。 另外，利用Chen-Mobius单路通信系统的调制、解调系统分别对语音信号进行加密与解密，在两块DE2的FPGA开发板上成功实现了基于Chen-Mobius变换的语音加密双工通信。完成本设计意义重大，它为今后Chen-Mobius通信系统应用于通信领域的各个方面，迈开坚实的一步。
标签： ChenMobius FPGA 通信系统 硬件实现
上传时间： 2013-07-24
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