部分传输序列（PTS）方法通过选择合适的相位序列以降低信号峰值出现的概率，该方法不会使信号发生畸变。但是传统的 PTS 技术计算复杂度非常大，需遍历所有可选的相位因子，其计算量随分割子序列数按指数增长。本文提出了一种正倒二叉树多层相位序列方法，该方法通过对称的树形搜索，搜索出最优的相位序列。仿真结果表明，该方法大大降低系统的复杂度，同时 PAPR 得到更好地抑制。
上传时间： 2013-11-10
上传用户：zjf3110
针对非相参和相参两种雷达体制, 分别采用修正的零记忆非线性变换法和球不变随机过程法来实现具有给定相关性的K分布随机数序列的产生, 并以Visual C + + 为平台实现了仿真软件。仿真结果证明了模型和算法的有效性。
上传时间： 2014-01-16
上传用户：liufei
卫星重力测量技术的应用对于地球重力场的反演具有划时代的意义，是当今大地测量领域的研究前沿和关注热点之一，我国目前在该领域研究尚属起步阶段。文章介绍了重力卫星测量系统的组成，研究了GPS相对定位与定时在重力卫星K波段测距系统（KBR）微米级测距中的作用，给出了利用双频GPS相对定位与定时结果修正KBR测距的方案，并通过仿真实际应用对该方案进行验证。验证结果表该方案可达到重力卫星测量的要求。
上传时间： 2013-11-02
上传用户：tou15837271233
完整性高的FPGA-PCB系统化协同设计工具 Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及PCB Layout的测试及修正的过程及沟通时间，甚至透过最佳化的pin mapping、placement后可节省更多的走线空间或叠构。 Specifying Design Intent 在FSP整合工具内可直接由零件库选取要摆放的零件，而这些零件可直接使用PCB内的包装，预先让我们同步规划FPGA设计及在PCB的placement。
标签： Allegro Planner System FPGA
上传时间： 2013-11-06
上传用户：wwwe
1 绪论 6 1.1 加速器 6 1.2 粒子和射线 6 1.3 加速器的分类 8 1.4 加速器的用途 9 1.5 加速器的一般构成 11 1.6 加速器的主要指标 12 2 电子直线加速器概述 15 2.1 电子直线加速器的一般构成 15 2.2 高频行波电场的加速作用 17 2.3 电子在加速过程中速度变化规律 21 2.4 同步加速条件 23 3 相对论效应修正 26 3.1 电子速度的相对论效应 26 3.2 电子质量的相对论效应 27 3.3 相对论的质能关系定律及速度修正系数 29 3.4 计及质量变化引起的修正 32 3.5 计及电子束本身磁场效应的修正 35
标签： 电子学
上传时间： 2013-11-21
上传用户：Breathe0125
网上疯传的Excel BOM经典脚本，相信诸位PADS用户再熟悉不过了吧！ 但是它还有缺点： 1.元件封装不能转换。(元件位号为R/C/L的0402/063/0805/1206封装自动转换统一的对应封装，以方便统计。) 2.元件参数转换。(电阻的转换0R时由0mR修正为0R,KR/MR修正为K/M。) 3.不能按元件的SMD属性来分类统计。 4.有些公司在制作PADS库元件时，已经为元件建立了Part ID。导出BOM时需要元件的Part ID属性。 5.不能导出元件坐标。（本人改进导出元件几何中心坐标，以便贴片生产之用。） 6.不能导出跳线。 7.不能支持WPS。 8.不能自定义导出元件的Part ID属性。 9.不能自定义位号之间连接符号。 10.导出BOM特殊字符乱码，比如常见的±/µ/Ω等。（PADS9.5在中文状态下导出BOM就不会乱码， 暂时还没有更好的解决办法，不过可以在Excel中替换解决。） 11.加载与运行脚本步骤繁冗；运行速度比较慢。（本人改进的代码速度绝对不会比之前的慢。）
上传时间： 2015-01-01
上传用户：rolypoly152
完整性高的FPGA-PCB系统化协同设计工具 Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及PCB Layout的测试及修正的过程及沟通时间，甚至透过最佳化的pin mapping、placement后可节省更多的走线空间或叠构。 Specifying Design Intent 在FSP整合工具内可直接由零件库选取要摆放的零件，而这些零件可直接使用PCB内的包装，预先让我们同步规划FPGA设计及在PCB的placement。
标签： Allegro Planner System FPGA
上传时间： 2013-10-19
上传用户：shaojie2080
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
上传用户：yzhl1988
PCB线宽和电流关系公式 先计算Track的截面积，大部分PCB的铜箔厚度为35um（即 1oz）它乘上线宽就是截面积，注意换算成平方毫米。 有一个电流密度经验值，为15~25安培/平方毫米。把它称上截面积就得到通流容量。 I=KT（0.44）A（0.75）， 括号里面是指数， K为修正系数，一般覆铜线在内层时取0.024，在外层时取0.048 T为最大温升，单位为摄氏度（铜的熔点是1060℃） A为覆铜截面积，单位为square mil. I为容许的最大电流，单位为安培。 一般 10mil=0.010inch=0.254mm 1A ， 250mil=6.35mm 8.3A ？倍数关系，与公式不符 ？
上传时间： 2013-11-12
上传用户：ljd123456
请注意软件勿用于商业用途，否则后果自负！请不要做拿手党，好用大家享！顶起吧！解压不成功时请把你们解压软件升级到最新版本！ 附件也有本人学习PADS9.3、CadenceAllegro16.5、orcad软件以及教程一块上传，下载时最好不要用第三方软件，直接保存就可以了。 PADS9.3安装说明（兼容win7、xp）： 1.参考“PADS9.3图文安装方法(WIN7_XP)”完成软件安装。 2.参考“PADS9.3”完成破解！破解需要dos环境下完成，具体操作步骤教程有。 3.安装目录和源文件都不能是中文目录 CadenceAllegro16.5（兼容win7、xp）两个文件下载完成才能解压，： 1.参考“真正的cadence_16.5_破解方法”按照操作步骤即可。 2.安装目录和源文件都不能是中文目录 注意！！！ 如果破解不成功有可能破解文件坏掉了，请把“Cadence_Allegro16.5crack-修正破解方法”文件解压，用里面破解文件重新破解一遍！
标签： CadenceAllegro PADS 16.5 win7
上传时间： 2015-01-01
上传用户：fdmpy
