信道描述
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VHDL语言描述
VHDL语言描述,时钟分频,给定CPLD试验板系统时钟设置50M,但由于本作品的需要,我们将系统时钟经过20分频得到DS18B20所需的工作时钟,大约为1.25M。
2014-12-06
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通过用硬件描述语言(VHDL)描述除法器
通过用硬件描述语言(VHDL)描述除法器,并进行模拟验证,加深对二进制数运算方法的理解。 设计平台:MaxPlusII 压缩文件内有详细设计报告
2015-04-08
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详细的论述了802.15.4a的信道特性以及四种信道的参数选择
详细的论述了802.15.4a的信道特性以及四种信道的参数选择,对做超宽带方面的人很有用,因为大家都知道信道估计的重要型。
2014-01-16
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