作业
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Verilog作业 ：自己写的源码输入
Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。
2014-01-21
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东南大学微机课程作业.pdf
《微机系统与接口》课程作业(2009-2010) （标清题号 无须抄题） 习题一（第 1 章） 1．写出下列二进制数的原码、反码和补码（设字长为 8 位）...
2017-05-23
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