FTDI CDM Drivers是FTDI CDM USB转串口需要安装的驱动程序。ftdi usb转串口驱动用于全系列WINDOWS操作系统(WIN9X除外)，支持最新的WIN8/8.1及WIN10 32位/64位系统。
上传时间： 2022-07-03
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随着信息技术的飞速发展，数据吞吐量急剧增长，要求有更高的传输速度，来满足大量数据的传输，而原有的并行数据传输总线结构上存在自身无法克服的缺陷，在高频环境下容易串扰，而增大误码率。SATA串行总线技术应运而生。作为一种新型的总线接口，它提供了高达3.0Gbps的数据传输速率，使用8B/10B编码格式，采用LVDS NRZ串行数据传输方式，有良好的抗干扰性能，有更强的达到32位的循环冗余校验，并且提供了良好的物理接口特性，支持热拔插，代表着计算机总线接口技术的发展方向。FPGA作为一种低功耗的半导体器件，在高频工作环境中有优良的性能，将处理器与低功耗FPGA结合起来使用是数据存储应用的趋势，这样能够使得接口方案更加灵活。而在众多FPGA器件中，Xilinx公司的Virtex-4平台内部集成了PowerPC高性能处理器，并且其中提供了Rocket IO MGT这种嵌入式的多速率串行收发器，能够以6.25-622Mb/s的速度传送数据，并且支持包括SATA协议在内的多种串行通信协议。 本文从物理层、链路层、传输层分析了SATA1.0技术的接口协议，在此基础提出满足协议需求和适合FPGA设计的设计方案，并给出总体设计框图，依照FPGA的设计方法，采用Xilinx公司的Virtex-4设计了一个符合SATA1.0接口协议的嵌入式存储装置，实现数据的存储，仿真运行结果正常。
上传时间： 2013-04-24
上传用户：sz_hjbf
现代的计算机追求的是更快的速度、更高的数据完整性和灵活性。无论从物理性能，还是从电气性能来看，现今的并行总线都已出现了某些局限，无法提供更高的数据传输率。而SATA以其传输速率快、支持热插拔、可靠的数据传输等特点，得到各行业越来越多的支持。 目前市场上的SATA IP CORE都是面向IC设计的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上实现SATAⅡ协议，对SATA技术的推广、国内逻辑IP核的发展都有一定的意义。 本文将SATAⅡ协议的FPGA实现划分成物理层、链路层、传输层和应用层四个模块。提出了物理层串行收/发器设计以及物理链路初始化方案。分析了链路层模块结构，给出了作为SATAⅡ链路层核心的状态机的设计。为满足SATAⅡ协议3．0Gbps的速率，采用扩大数据处理位宽的方法，设计完成了链路层的16b/20b编码模块，同时为提高数据传输可靠性和信号的稳定性，分别实现了链路层CRC校验模块和并行扰码模块。在描述协议传输层的模块结构的基础上，给出了作为传输层核心的状态机的设计，并以DMA DATA OUT命令的操作为例介绍了FIS在传输层中的处理过程。完成了命令层协议状态机的设计，并实现了SATAⅡ新增功能NCQ技术，从而使得数据传输更加有效。最后为使本设计应用更加广泛，设计了基于AHB总线的用户接口。 本设计采用Verilog HDL语言对需要实现的电路进行描述，并使用Modelsim软件仿真。仿真结果表明，本文设计的逻辑电路可靠稳定，与SATAⅡ协议定义功能一致。
上传时间： 2013-06-16
上传用户：cccole0605
高速、高精度已经成为伺服驱动系统的发展趋势，而位置检测环节是决定伺服系统高速、高精度性能的关键环节之一。光电编码器作为伺服驱动系统中常用的检测装置，根据结构和原理的不同分为增量式和绝对式。本文从原理上对增量式光电编码器和绝对式光电编码器做了深入的分析，通过对比它们的特性，得出了绝对式光电编码器更适合高速、高精度伺服驱动系统的结论。 绝对式光电编码器精度高、位数多的特点决定其通信方式只能采取串行传输方式，且由相应的通信协议控制信息的传输。本文首先针对编码器主要生产厂商日本多摩川公司的绝对式光电编码器，深入研究了通信协议相关的硬件电路、数据帧格式、时序等。随后介绍了新兴的电子器件FPGA及其开发语言硬件描述语言Verilog HDL，并对基于FPGA的绝对式编码器通信接口电路做了可行性的分析。在此基础上，采用自顶向下的设计方法，将整个接口电路划分成发送模块、接收模块、序列控制模块等多个模块，各个模块采用Verilog语言进行描述设计编码器接口电路。最终的设计在相关硬件电路上实现。最后，通过在TMS320F2812伺服控制平台上编写的硬件驱动程序验证了整个设计的各项功能，达到了设计的要求。
上传时间： 2013-07-11
上传用户：snowkiss2014
当前，在系统级互连设计中高速串行I/O技术迅速取代传统的并行I/O技术正成为业界趋势。人们已经意识到串行I/O“潮流”是不可避免的，因为在高于1Gbps的速度下，并行I/O方案已经达到了物理极限，不能再提供可靠和经济的信号同步方法。基于串行I/O的设计带来许多传统并行方法所无法提供的优点，包括：更少的器件引脚、更低的电路板空间要求、减少印刷电路板（PCB）层数、PCB布局布线更容易、接头更小、EMI更少，而且抵抗噪声的能力也更好。高速串行I/O技术正被越来越广泛地应用于各种系统设计中，包括PC、消费电子、海量存储、服务器、通信网络、工业计算和控制、测试设备等。迄今业界已经发展出了多种串行系统接口标准，如PCI Express、串行RapidIO、InfiniBand、千兆以太网、10G以太网XAUI、串行ATA等等。 Aurora协议是为私有上层协议或标准上层协议提供透明接口的串行互连协议，它允许任何数据分组通过Aurora协议封装并在芯片间、电路板间甚至机箱间传输。Aurora链路层协议在物理层采用千兆位串行技术，每物理通道的传输波特率可从622Mbps扩展到3.125Gbps。Aurora还可将1至16个物理通道绑定在一起形成一个虚拟链路。16个通道绑定而成的虚拟链路可提供50Gbps的传输波特率和最大40Gbps的全双工数据传输速率。Aurora可优化支持范围广泛的应用，如太位级路由器和交换机、远程接入交换机、HDTV广播系统、分布式服务器和存储子系统等需要极高数据传输速率的应用。 传统的标准背板如VME总线和CompactPCI总线都是采用并行总线方式。然而对带宽需求的不断增加使新兴的高速串行总线背板正在逐渐取代传统的并行总线背板。现在，高速串行背板速率普遍从622Mbps到3.125Gbps，甚至超过10Gbps。AdvancedTCA（先进电信计算架构）正是在这种背景下作为新一代的标准背板平台被提出并得到快速的发展。它由PCI工业计算机制造商协会（PICMG）开发，其主要目的是定义一种开放的通信和计算架构，使它们能被方便而迅速地集成，满足高性能系统业务的要求。ATCA作为标准串行总线结构，支持高速互联、不同背板拓扑、高信号密度、标准机械与电气特性、足够步线长度等特性，满足当前和未来高系统带宽的要求。 采用FPGA设计高速串行接口将为设计带来巨大的灵活性和可扩展能力。Xilinx Virtex-IIPro系列FPGA芯片内置了最多24个RocketIO收发器，提供从622Mbps到3.125Gbps的数据速率并支持所有新兴的高速串行I/O接口标准。结合其强大的逻辑处理能力、丰富的IP核心支持和内置PowerPC处理器，为企业从并行连接向串行连接的过渡提供了一个理想的连接平台。 本文论述了采用Xilinx Virtex-IIPro FPGA设计传输速率为2.5Gbps的高速串行背板接口，该背板接口完全符合PICMG3.0规范。本文对串行高速通道技术的发展背景、现状及应用进行了简要的介绍和分析，详细分析了所涉及到的主要技术包括线路编解码、控制字符、逗点检测、扰码、时钟校正、通道绑定、预加重等。同时对AdvancedTCA规范以及Aurora链路层协议进行了分析， 并在此基础上给出了FPGA的设计方法。最后介绍了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT设计工具，可在标准ATCA机框内完成单通道速率为2.5Gbps的全网格互联。
上传时间： 2013-05-29
上传用户：frank1234
低压电力线通信(PLC)具有网络分布广、无需重新布线和维护方便等优点。近年来，低压电力线通信被看成是解决信息高速公路“最后一英里”问题的一种方案，在国内外掀起了一个新的研究热潮。电力线信道中不仅存在多径干扰和子信道衰落，而且还存在开关噪声和窄带噪声，因此在电力线通信系统中，信道编码是不可或缺的重要组成部分。 本文着重研究了在FPGA上实现OFDM系统中的信道编解码方案。其中编码端由卷积码编码器和交织器组成，解码端由Viterbi译码器和解交织器组成，同时为了与PC机进行通信，还在FPGA上做了一个RS232串行接口模块，以上所有的模块均采用硬件描述语言VerilogHDL编写。另外，峰值平均功率比(PAR)较大是OFDM系统所面临的一个重要问题，必须要考虑如何降低大峰值功率信号出现的概率。本文重点研究了三种降低PAR的方法：即信号预畸变技术、信号非畸变技术和编码技术。这三种方法各有优缺点，但是迄今为止还没有一种好方法能够彻底地解决OFDM系统中较高PAR的弊病。本论文内容安排如下：第一章介绍了课题的背景，可编程器件和OFDM技术的发展历程。第二章详细介绍了OFDM的原理以及实现OFDM所采用的一些技术细节。第三章详细介绍了本课题中信道编码的方案，包括信道编码的基本原理，组成结构以及方案中采用的卷积码和交织的原理及设计。第四章详细讨论了编码方案如何在FPGA上实现，包括可编程逻辑器件FPGA/CPLD的结构特点，开发流程，以及串口通信接口、编解码器的FPGA设计。第五章详细介绍了如何降低OFDM系统中的峰值平均功率比。最后，在第六章总结全文，并对课题中需要进一步完善的方面进行了探讨。
上传时间： 2013-04-24
上传用户：520
实现完整的串口设置，含校验位设置，拨特率设置，MCU接口，简单易用
上传时间： 2013-06-26
上传用户：luke5347
两级PID调节液位，流量的原理分析，及其试验数据的分析（毕业设计）
上传时间： 2013-04-24
上传用户：qsbbear
JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
上传用户：独孤求源
随着信息技术的发展，系统级芯片SoC(System on a Chip)成为集成电路发展的主流。SoC技术以其成本低、功耗小、集成度高的优势正广泛地应用于嵌入式系统中。通过对8位增强型CPU内核的研究及其在FPGA(Field Programmable Gate Arrav)上的实现，对SoC设计作了初步研究。 在对Intel MCS-8051的汇编指令集进行了深入地分析的基础上，按照至顶向下的模块化的高层次设计流程，对8位CPU进行了顶层功能和结构的定义与划分，并逐步细化了各个层次的模块设计，建立了具有CPU及定时器，中断，串行等外部接口的模型。 利用5种寻址方式完成了8位CPU的数据通路的设计规划。利用有限状态机及微程序的思想完成了控制通路的各个层次模块的设计规划。利用组合电路与时序电路相结合的思想完成了定时器，中断以及串行接口的规划。采用边沿触发使得一个机器周期对应一个时钟周期，执行效率提高。使用硬件描述语言实现了各个模块的设计。借助EDA工具ISE集成开发环境完成了各个模块的编程、调试和面向FPGA的布局布线；在Synplify pro综合工具中完成了综合；使用Modelsim SE仿真工具对其进行了完整的功能仿真和时序仿真。 设计了一个通用的扩展接口控制器对原有的8位处理器进行扩展，加入高速DI，DO以及SPI接口，增强了8位处理器的功能，可以用于现有单片机进行升级和扩展。 本设计的CPU全面兼容MCS-51汇编指令集全部的111条指令，在时钟频率和指令的执行效率指标上均优于传统的MCS-51内核。本设计以硬件描述语言代码形式存在可与任何综合库、工艺库以及FPGA结合开发出用户需要的固核和硬核，可读性好，易于扩展使用，易于升级，比较有实用价值。本设计通过FPGA验证。
上传时间： 2013-04-24
上传用户：jlyaccounts
