随着无线通信技术的不断发展和社会需求的日益增长，对通信系统的传输质量和容量的要求也越来越大。现代通信系统为了追求更高的数据速率和频谱效率，更趋向于采用非恒定包络的调制方式，而非恒定包络调制方式对功率放大器的非线性非常敏感，加上现代通信系统对功率放大器的效率提出了更高的要求，以及功率放大器本身有限的线性度，这就使功率放大器线性化技术成为无线通信系统的关键技术之一。 本文对功率放大器的线性化技术进行了系统的研究。首先，介绍功率放大器的非线性特性、记忆效应产生原理和常见的各种线性化技术，重点研究了目前流行的自适应数字预失真技术原理。其次，介绍了功率放大器的无记忆模型和有记忆模型，以及两种实用的预失真实现方法--查表法和多项式法，在此基础上重点研究了基于QRD_RLS自适应算法的记忆多项式法预失真技术，对该算法进行了Matlab仿真分析，为后面的FPGA实现奠定基础。最后，确定了数字预失真实现的架构，介绍了与QRD_RLS算法实现相关的CORDIC技术、复数Givens旋转及Systolic阵等原理，详细阐述了基于CORDIC技术的复数QRD_RLS算法的Systolic实现，从而在FPGA上实现了数字预失真。 在软件无线电思想的指导下，本文利用System Generator软件完成了基于QRD_RLS算法的记忆多项式法的数字预失真的FPGA设计，并且在硬件平台上检验了预失真效果。
上传时间： 2013-04-24
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随着我国工业和国民经济的快速发展，电网负荷急剧增加，特别是冲击性、非线性负荷所占比重不断加大，使得供电电压发生波动和闪变，严重影响着电网的电能质量。根据国际电工委员会(IEC)电磁兼容(EMC)标准IEC61000-3-7以及国标GB12326-2000，电压波动和闪变己成为衡量电能质量的重要指标。 电压波动和闪变作为衡量电能质量的重要指标，能更直接、迅速地反映出电网的供电质量。然而，目前国内还没有很好的电压波动与闪变测量的数字信号处理方法。为此，论文在深入研究电压波动和闪变测量技术的基础上，提出一种基于Simulink/DSP Builder的数字信号处理的FPGA设计方法，利用DSP Builder工具将Simulink的模型文件(．mdl)转化成通用的硬件描述语言VHDL文件，避免了VHDL语言手动编写系统的烦琐过程，从而能够将更多精力集中于系统算法的优化上。该方法充分利用Matlab/Simulink系统建模的优势，同时也能够发挥FPGA并行执行速度快、测量精度高的优点。 论文首先介绍了电压波动和闪变的基木概念、特征量，阐述了电压波动与闪变的测量原理，分析比较了现有测量方法和装置的特点和优劣。然后依据电压波动与闪变测量的IEC标准以及国家标准，在对电压波动与闪变测量模拟仿真的基础上研究其数字化实现方法，即采用数字滤波的方式在Simulink/DSP Builder工具下设计电压波动与闪变测量系统的数字模型。同时在ModelSim SE6.1d软件下进行了系统功能仿真，并且在Altera公司的FPGA设计软件QuartusⅡ6.0下进行了系统时序仿真。 仿真结果表明，基于Simulink/DSP Builder窗口化的数字信号处理的FPGA设计方案，设计简单、快捷高效，能够满足电压波动和闪变测量最初的系统设计要求，为进一步从事电压波动和闪变测量研究提供了一种全新的设计理念，具有一定的理论与现实意义。
上传时间： 2013-07-10
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随着中国二代导航系统的建设，卫星导航的应用将普及到各个行业，具有自主知识产权的卫星导航接收机的研究与设计是该领域的一个研究热点。在接收机的设计中，对于成熟技术将利用ASIC芯片进行批量生产，该芯片是专用芯片，一旦制造成型不能改变。但是对于正在研究的接收机技术，特别是在需要利用接收机平台进行提高接收机性能研究时，利用FPGA通用可编程门阵列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，进行批量生产。本课题就是基于FPGA研究GPS并行捕获技术的硬件电路，着重进行了其中一个捕获通道的设计和实现。 GPS信号捕获时间是影响GPS接收机性能的一个关键因素，尤其是在高动态和实时性要求高的应用中或者对弱GPS信号的捕获方面。因此，本文在滑动相关法基础上引出了基于FFT的并行快速捕获方法，采用自顶向下的方法对系统进行总体功能划分和结构设计，并采用自底向上的方法对系统进行功能实现和验证。 本课题以Xilinx公司的Spartan3E开发板为硬件开发平台，以ISE9.2i为软件开发平台，采用Verilog HDL编程实现该系统。并利用Nemerix公司的GPS射频芯片NJ1006A设计制作了GPS中频信号产生平台。该平台可实时地输出采样频率为16.367MHz的GPS数字中频信号。 本课题主要是基于采样率变换和FFT实现对GPS C/A码的捕获。该算法利用平均采样的方法，将信号的采样率降低到1.024 MHz，在低采样率下利用成熟的1024点FFT IP核对C/A码进行粗捕，给出GPS信号的码相位(精度大约为1/4码片)和载波的多普勒频率，符合GPS后续跟踪的要求。 同时，由于FFT算法是以资源换取时间的方法来提高GPS捕获速度的，所以在设计时，合理地采用FPGA设计思想与技巧优化系统。基于实用性的要求，详细的给出了基于FFT的GPS并行捕获各个模块的实现原理、实现结构以及仿真结果。并达到降低系统硬件资源，能够快速、高效地实现对GPS C/A码捕获的要求。 本研究是导航研究所承担的国家863课题“利用多径信号提高GNSS接收机性能的新技术研究”中关于接收机信号捕获算法的一部分，对接收机的设计具有一定的参考价值。
上传时间： 2013-07-22
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扩频通信技术因为具有较强的抗干扰、抗噪声、抗多径衰落能力、较好的保密性、较强的多址能力和高精度测量等优点，在军事抗干扰和个人通信业务中得到了很大的发展。尤其是基于扩频理论的CDMA通信技术成为国际电联规定的第三代移动通信系统的主要标准化建议后，标志着扩频通信技术在民用通信领域的应用进入了新阶段。 近年来，随着微电子技术和电子设计自动化(EDA)技术的迅速发展，以FPGA和CPLD为代表的可编程逻辑器件凭借其设计方便灵活等特点广泛应用于数字信号处理领域。 本论文正是采用基于FPGA硬件平台来实现了一个直接序列扩频通信基带系统，该系统的实现涉及扩频通信和有关FPGA的相关知识，以及实现这些模块的VHDL硬件描述语言和QuartusⅡ开发平台，目标是实现一个集成度高、灵活性强、并具有较强的数据处理能力的扩频通信基带系统。 本论文中首先对扩频通信的基础理论做了探讨，着重对直序扩频的理论进行了分析；其次根据理论分析，设计了全数字直接序列扩频基带系统的结构，完成了扩频序列的产生、信息码的输入和扩频。重点完成了对基带扩频信号的相关解扩和几种同步捕获电路的设计，将多种专用芯片的功能集成在一片大规模FPGA芯片上。在论文中列出了部分模块的VHDL程序，并在QuartusⅡ仿真平台上完成各部分模块的功能仿真。
上传时间： 2013-04-24
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本课题是在课题组已实现的高速串行通信平台的基础上，进一步引伸，设计开源的PCI软核通信模块替代Xilinx公司提供的LogiCORE PCI核，力求在从模式下，做到占用资源更少，传输速度更快，也为以后实现更完整的功能提供平台。 本文以此为背景，基于FPGA平台，搭建以开源的PCI软核为核心的串行通信接口平台，使其成为PCI总线与用户逻辑之间的桥梁，使用户逻辑避开与复杂的PCI总线协议。本课题采用Spartan-II FPGA芯片XC2S200-6FG456C系统开发板作为串行通信接口的硬件实验平台，实现了支持配置读/写交易、单数据段读/写、突发模式读/写、命令/地址译码功能和数据传送错误检测与处理功能的PCI软核。 本文主要阐述了以PCI软核为核心的串行通信平台的实现，首先介绍了PCI软核的编程语言、软件工具和硬件实验平台Spartan-II FPGA芯片XC2S200-6FG456C系统开发板。然后，介绍了PCI总线命令、PCI软核所支持的功能、PCI软核两侧信号的定义、PCI软核配置模块以及探讨了PCI软核的状态机接收、发送数据等过程，分析了PCI软核的数据收发功能仿真，主要包括配置读/写交易、单数据段模式读/写和突发模式读/写的仿真图形，并阐述了管脚约束的操作流程。最后介绍PCI软核模块的WDM驱动，内容包括驱动程序简介、驱动程序的开发、中断处理、驱动程序与应用程序之间的通信以及应用程序操作。最后，对PCI软核的各种性能进行了比较分析。整个模块设计紧凑，完成在实验平台上的数据发送。 设计选用硬件描述语言VerilogHDL，在开发工具Xilinx ISE7.1中完成整个系统的设计、综合、布局布线，利用Modelsim进行功能及时序仿真，使用DriverWorks为PCI软核编写WinXP下的驱动程序，用VC++6.0编写相应的测试应用程序。之后，将FPGA设计下载到Spanan-II FPGA芯片XC2S200-6FG456C系统开发板中运行。 文章最后指出工作中的不足之处和需要进一步完善的地方。
上传时间： 2013-04-24
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矩阵运算是描述许多工程问题中不可缺少的数学关系，矩阵运算具有执行效率好、速度快、集成度高等优点，并且随着动态可配置技术的发展，灵活性也有了很大的提高。因此，寻找矩阵运算的高速实现方法是具有很大的现实意义，能够为高速运算应用提供技术支持。 为了提高研究成果的实用性与商用性，本文主要针对某种体积小、运算速度和性能要求很高的特殊场合设计并实现基于FPGA的矩阵运算功能。通过系统地研究FPGA功能结构、设计原理、DSP接口、IEEE-754标准，深入学习浮点数及矩阵的基础运算以及硬件编程语言等内容，根据矩阵运算的特点和原理，讨论了硬件设计方面重点对具体核心器件结构、特点以及有关FPGA的设计流程和控制器Verilog HDL硬件编程语言代码方面内容，确定了基于FPGA浮点运算及矩阵运算单元的Verilog HDL设计方法，在Quartus II平台上对其仿真、记录运算结果，并对采集到的数据结果进行了深入分析与总结。 本设计通过几种矩阵算法利用FPGA和MATLAB分别进行了实现测试，验证了设计结果的正确性，证明了本设计中矩阵运算速率的实用性与高效性，提高了系统资源利用率和系统可靠性，为今后在工程、军事、通讯等生产生活各个领域应用打下良好基础。
上传时间： 2013-07-07
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现代的计算机追求的是更快的速度、更高的数据完整性和灵活性。无论从物理性能，还是从电气性能来看，现今的并行总线都已出现了某些局限，无法提供更高的数据传输率。而SATA以其传输速率快、支持热插拔、可靠的数据传输等特点，得到各行业越来越多的支持。 目前市场上的SATA IP CORE都是面向IC设计的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上实现SATAⅡ协议，对SATA技术的推广、国内逻辑IP核的发展都有一定的意义。 本文将SATAⅡ协议的FPGA实现划分成物理层、链路层、传输层和应用层四个模块。提出了物理层串行收/发器设计以及物理链路初始化方案。分析了链路层模块结构，给出了作为SATAⅡ链路层核心的状态机的设计。为满足SATAⅡ协议3．0Gbps的速率，采用扩大数据处理位宽的方法，设计完成了链路层的16b/20b编码模块，同时为提高数据传输可靠性和信号的稳定性，分别实现了链路层CRC校验模块和并行扰码模块。在描述协议传输层的模块结构的基础上，给出了作为传输层核心的状态机的设计，并以DMA DATA OUT命令的操作为例介绍了FIS在传输层中的处理过程。完成了命令层协议状态机的设计，并实现了SATAⅡ新增功能NCQ技术，从而使得数据传输更加有效。最后为使本设计应用更加广泛，设计了基于AHB总线的用户接口。 本设计采用Verilog HDL语言对需要实现的电路进行描述，并使用Modelsim软件仿真。仿真结果表明，本文设计的逻辑电路可靠稳定，与SATAⅡ协议定义功能一致。
上传时间： 2013-06-16
上传用户：cccole0605
软件无线电（Software Defined Radio）是无线通信系统收发信机的发展方向，它使得通信系统的设计者可以将主要精力集中到收发机的数字处理上，而不必过多关注电路实现。在进行数字处理时，常用的方案包括现场可编程门阵列（FPGA）、数字信号处理器（DSP）和专用集成电路（ASIC）。FPGA以其相对较低的功耗和相对较低廉的成本，成为许多通信系统的首先方案。正是在这样的前提下，本课题结合软件无线电技术，研究并实现基于FPGA的数字收发信机。 @@ 本论文主要研究了发射机和接收机的结构和相关的硬件实现问题。首先，从理论上对发射机和接收机结构进行研究，找到收发信机设计中关键问题。其次，在理论上有深刻认识的基础上，以FPGA为手段，将反馈控制算法、反馈补偿算法和前馈补偿算法落实到硬件电路上。同步一直是数字通信系统中的关键问题，它也是本文的研究重点。本文在研究了已有各种同步方法的基础上，设计了一种新的同步方法和相应的接收机结构，并以硬件电路将其实现。最后，针对所设计的硬件系统，本文还进行了充分的硬件系统测试。硬件测试的各项数据结果表明系统设计方案是可行的，基本实现了数字中频收发机系统的设计要求。 @@ 本文中发射机系统是以Altera公司EP2C70F672C6为硬件平台，接收机系统以Altera公司EP2S180F1020C3为硬件平台。收发系统均是在Ouartus Ⅱ 8．0环境下，通过编写Verilog HDL代码和调用Altera IP core加以实现。在将设计方案落实到硬件电路实现之前，各种算法均使用MATLAB进行原理仿真，并在MATLAB仿真得到正确结果的基础上，使用Quartus Ⅱ 8．0中的功能仿真工具和时序仿真工具进行了前仿真和后仿真。所有仿真结果无误后，可下载至硬件平台进行调试，通过Quartus Ⅱ 8．0中集成的SignalTap逻辑分析仪，可以实时观察电路中各点信号的变化情况，并结合示波器和频谱仪，得到硬件测试结果。 @@关键词：SDR；数字收发机；FPGA；载波同步；符号同步
上传时间： 2013-04-24
上传用户：diaorunze
IIR数字滤波器是冲激响应为无限长的一类数字滤波器，是电子、通信及信号处理领域的重要研究内容，国内外学者对IIR数字滤波器的优化设计进行了大量研究。其中，进化算法优化设计IIR数字滤波器虽然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工鱼群算法的IIR数字滤波器优化设计也取得了较好的效果。但这些方法都是将多目标优化问题转化为单目标优化问题，这种方法是将每个目标赋一个权值，然后将这些赋了权值的目标相加，把相加的结果作为目标函数，在此基础上寻找目标函数的最小值，这样做造成的问题是可能将其中的任何一种满足目标函数值最小的情况作为最优解，但实际上得到的不一定是最优解。也就是说，单目标的方法难以区分哪一种情况为最优解，这样的寻优模型从理论上来说是难以得到最优解的。另外，在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解。针对这些问题，本文在研究传统遗传算法、进化规划算法以及量子遗传算法的IIR数字滤波器优化设计的基础上，将重点研究IIR数字滤波器的粒子进化规划优化、遗传多目标优化以及量子多目标优化。另外，由于在通信系统中IIR数字滤波器有广泛应用，并且大量采用FPGA实现，多目标优化方法得到的滤波器性能也值得验证，因此，对多目标优化方法得到的IIR数字滤波器系数进行FPGA仿真验证有重要的现实意义。 @@ 论文的主要工作及研究成果具体如下： @@ 1.分析IIR数字滤波器的数学模型及其优化设计的参数；针对低通IIR数字滤波器，采用遗传算法及量子遗传算法对其进行优化设计，并给出相应的仿真结果及分析。 @@ 2.针对使用进化规划算法优化设计IIR数字滤波器时容易陷入局部极值的问题，研究粒子进化规划算法，并将其应用于IIR数字滤波器的优化设计，该算法将粒子群优化算法与进化规划算法相结合，继承了粒子群算法局部搜索能力强和进化规划算法遗传父代优良基因能力强的优点。将这种新的粒子进化规划算法应用于IIR低通、高通、带通、带阻数字滤波器的优化设计，显示了较好的效果。 @@ 3.优化设计IIR数字滤波器时，通常将多目标转化为单目标的优化问题，这种方法虽然设计简单，但是在将多目标转化为单目标时，各个目标的权值难以确定，而且最终只能得到唯一解，不能提供更多的有效解给决策者。针对常 用基于单目标优化算法的不足，在分析IIR数字滤波器优化模型和待优化参数的基础上，本文研究遗传算法的IIR数字滤波器多目标优化设计方法，该方法将多个目标值直接映射到适应度函数中，通过比较函数值的占优关系来搜索问题的有效解集，使用这种方法可以求得一组有效解，并且将多目标转化为单目标的优化方法得到的唯一解也能被包括在这一组有效解中。@@ 4.将量子遗传算法应用于IIR数字滤波器多目标优化设计，研究量子遗传算法的IIR数字滤波器多目标优化设计方法，并将优化结果与传统遗传算法的多目标优化方法进行了比较。仿真结果表明，在对同一种滤波器进行优化设计时，使用该方法得到的结果通带波动更小，过渡带更窄，阻带衰减也更大。 @@ 5.针对IIR数字滤波器的硬件实现问题，在对IIR数字滤波器的结构特征进行分析的基础上，分别采用遗传多目标优化方法量子多目标方法优化设计IIR数字滤波器的系数，然后针对两组系数进行了FPGA( Field-Programmable GateArray，现场可编程门阵列)仿真验证，并对两种结果进行了对比分析。 @@关键词：IIR数字滤波器；优化设计
上传时间： 2013-06-09
上传用户：熊少锋
本文完成了对MIPS-CPU的指令集确定，流水线与架构设计，代码编写，并且在x86计算机上搭建了称为gccmips_elf的仿真系统，完成了对MIPS-CPU硬件系统的模拟仿真，最终完成FPGA芯片的下载与实现。 @@ 本文完成了包含34条指令的MIPS-CPU指令集的制定，完成了整个MIPS-CPU的架构设计与5级流水线级数的确定。制定了整个CPU的主控制模块的状态转移图；根据MIPS-CPU的指令集的模式，完成了对不同模式下的指令的分析，给出了相应的取指，译码，产生新的程序存储器寻址地址，执行，数据存储器与寄存器文件回写的控制信号，完成取指令模块，译码模块，执行模块，数据回写等模块代码的编写，从而完成了流水线模块的代码设计。 @@ 重点分析了由于流水线设计而引入的竞争与冒险，分析了在不同流水线阶段可能存在的竞争与冒险，对引起竞争与冒险的原因进行了确定，并通过增加一些电路逻辑来避免竞争与冒险的发生，完成了竞争与冒险检测电路模块以及数据回写前馈电路模块的代码编写，从而解决了竞争与冒险的问题，使设计的5级流水线得以畅顺实现。 @@ 完成了MIPS-CPU的仿真系统平台的搭建，该仿真器用来对应用程序进行编译，链接与执行，生成相应汇编语言程序以及向量文件(16进制机器码)；并且同时产生相关的Modelsim仿真，及Quartus II下载验证的文件。本设计利用该仿真系统来评估设计的MIPS-CPU的硬件系统，模拟仿真结果证明本文设计的MIPS-CPU可以实现正常功能。本论文课题的研究成功对今后从事专用RISC-CPU设计的同行提供了有益的参考。 @@ 最终将设计的MIPS-CPU下载到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II软件进行了编译与验证，对设计的MIPS-CPU的资源使用，关键路径上的时序，布线情况进行了分析，最终完成各个指标的检查，并且借助Quartus II软件内嵌的Signal Tap软件进行软硬件联合调试，结果表明设计的MIPS-CPU功能正常，满足约束，指标正确。 @@关键词 MIPS；流水线；竞争与冒险；仿真器；FPGA
上传时间： 2013-07-31
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