本文针对传统仪用放大电路的特点，介绍了一种高共模抑制比仪用放大电路，引入共模负反馈，大大提高了通用仪表放大器的共模抑制能力。
上传时间： 2013-11-10
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差压式流量计的测量原理是基于流体的机械能相互转换的原理。在水平管道中流动的流体，具有动压能和静压能（位能相等），在一定条件下，这两种形式的能量可以相互转换，但能量总和不变。
上传时间： 2013-11-10
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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德州仪器(TI)通过多种不同的处理工艺提供了宽范围的运算放大器产品，其类型包括了高精度、微功耗、低电压、高电压、高速以及轨至轨。TI还开发了业界最大的低功耗及低电压运算放大器产品选集，其设计特性可满足宽范围的多种应用。为使您的选择流程更为轻松，我们提供了一个交互式的在线运算放大器参数搜索引擎——amplifier.ti.com/search，可供您链接至各种不同规格的运算放大器。设计考虑因素为某项应用选择最佳的运算放大器所要考虑的因素涉及到多个相关联的需求。为此，设计人员必须经常权衡彼此矛盾的尺寸、成本、性能等指标因素。即使是资历最老的工程师也可能会为此而苦恼，但您大可不必如此。紧记以下的几点，您将会发现选择范围将很快的缩小至可掌控的少数几个。电源电压(VS)——选择表中包括了低电压（最小值低于2.7V）及宽电压范围（最小值高于5V）的部分。其余运放的选择类型（例如精密），可通过快速查验供电范围栏来适当选择。当采用单电源供电时，应用可能需要具有轨至轨(rail-to-rail)性能，并考虑精度相关的参数。精度——主要与输入偏移电压(VOS)相关，并分别考虑随温度漂移、电源抑制比(PSRR)以及共模抑制比(CMRR)的变化。精密(precision)一般用于描述具有低输入偏置电压及低输入偏置电压温度漂移的运算放大器。微小信号需要高精度的运算放大器，例如热电偶及其它低电平的传感器。高增益或多级电路则有可能需求低偏置电压。
上传时间： 2013-11-25
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模电
上传时间： 2013-11-05
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本文以介质谐振器为起始，研究了介质谐振腔体滤波器的设计。文章首先介绍了介质谐振器基本的工作原理，围绕模式分离与Q值提高研究了实际介质腔体滤波器中常用的工作在TE01模的介质谐振器的基本特性，并在此基础上提出了一种新的介质谐振器结构，进一步提高介质谐振器模式分离度的同时，也提高了主模的品质因数。
上传时间： 2013-11-07
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为了让读者确实理解TTL与非门与OC门的区别，熟练地掌握OC门的应用，通过对TTL与非门的分析，和对其弊端的指出，说明研制OC门的理由，总结了OC门上拉电阻的作用和计算方法，对OC门上拉电阻的计算方法有立新的说明，总结了OC门的所有优点。
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上传时间： 2013-10-10
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十六位模数转换器AD7705+及其应用
上传时间： 2013-10-12
上传用户：refent
FPC模组软板设计规范
上传时间： 2013-11-01
上传用户：pol123
一 、数模混合设计的难点 二、提高数模混合电路性能的关键 三、仿真工具在数模混合设计中的应用 四、小结 五、混合信号PCB设计基础问答
上传时间： 2013-11-22
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