<Verilog HDL 语言编程》 RS(204,188)译码器的设计
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在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳....
基于FPGA的1553B总线编码解码器的设计...
电子秒表的设计 1、用系统8253定时器提供的55ms定时单位,设计秒表定时程序。 2、有关系统定时方法: PC机系统中的8253定时器0工作于方式3,外部提供一个时钟作为CLK信号, 频率:f=1.1931816MHz。 定时器0输出方波的频率:fout=1.1931816/65536=18.2H...
分类器的设计,包括knn方法和BP的方法。对一系列样本点进行分类...