《射频电路设计——理论与应用》一书课后习题第三章Matlab程序代码
上传时间： 2013-12-29
上传用户：大融融rr
VHDL语言编写三分频，可以扩展实现任意奇数
上传时间： 2013-12-01
上传用户：ynsnjs
带分频器的bcd计数电路设计，verilog源码
上传时间： 2014-01-14
上传用户：s363994250
半整数分频器电路的VHDL源程序，供大家学习和讨论。
上传时间： 2013-12-24
上传用户：gxf2016
这是我自己编写的三分频，也就是奇数分频，占空比为1：1，当然如果需要其它奇数分频，只要将程序里面的N和counter修改即可
上传时间： 2015-08-06
上传用户：我们的船长
本文主要介绍了50％占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。
上传时间： 2014-01-25
上传用户：凌云御清风
VHDL三分频程序 VHDL三分频程序 VHDL三分频程序
上传时间： 2015-09-17
上传用户：朗朗乾坤
该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!
上传时间： 2013-12-24
上传用户：huyiming139
三个候选人A、B、C，根据投票者在选票上对他们编号的填写顺序记分， !!!刚才传的6.rar说明写错了,我再传一次
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上传时间： 2013-12-19
上传用户：13160677563
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
