用链表实现学生成绩管理系统 用于课程设计 期末作业
标签： 管理系统
上传时间： 2016-06-09
上传用户：a6942318
基于VB2005编写工业仪表监控用通信程序omron 温控表
标签： omron 2005 VB 编写 工业仪表 监控 温控表 通信程序
上传时间： 2016-09-03
上传用户：ccyun
用单链表完成学生信息管理系统，能实现学生信息的增删，查询，更改等功能。
上传时间： 2017-08-15
上传用户：570834970
用C语言编写的表达式求值程序，数据结构采用带首尾指针的单链表和树来实现。表达式中可用的字符为+，-，*，/，（，）和数字，可以是多位数或带小数点的小数。在visual studio 2010下调试通过。该程序也可用数组和树的数据结构来实现。
上传时间： 2018-11-25
上传用户：whwclp
用单片机设计的测速表实验源程序，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
标签： 单片机
上传时间： 2022-05-16
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用DSP28335生成PWM波，亲测可用，包含了sin表
上传时间： 2022-06-21
上传用户：1208020161
用STC15W4KxxS4系列单片机输出两路互补的SPWM，带头文件及excel正弦波表计算.zip
上传时间： 2022-06-28
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TMS320 系列DSP 中断矢量表的编写及链接在DSP 编程中，若用户用到中断，需要编写中断服务程序和中断向量表，并用链接命令来链接起来。中断向量表是一些跳转指令，每一个中断源对应一条跳转指令（C54 可选多条跳转指令），这些跳转指令按顺序排列，跳转指向的地址就是中断服务程序的起始地址。
上传时间： 2013-06-15
上传用户：szchen2006
在数字电视系统中，MPEG-2编码复用器是系统传输的核心环节，所有的节目、数据以及各种增值服务都是通过复用打包成传输流传输出去。目前，只有少数公司掌握复用器的核心算法技术，能够采用MPEG-2可变码率统计复用方法提高带宽利用率，保证高质量图像传输。由于目前正处广播电视全面向数字化过渡期间，市场潜力巨大，因此对复用器的研究开发非常重要。本文针对复用器及其接口技术进行研究并设计出成形产品。 文中首先对MPEG-2标准及NIOS Ⅱ软核进行分析。重点研究了复用器中的部分关键技术：PSI信息提取及重构算法、PID映射方法、PCR校正及CRC校验算法，给出了实现方法，并通过了硬件验证。然后对复用器中主要用到的AsI接口和DS3接口进行了分析与研究，给出了设计方法，并通过了硬件验证。 本文的主要工作如下： ●首先对复用器整体功能进行详细分析，并划分软硬件各自需要完成的功能。给出复用器的整体方案以及ASI接口和DS3接口设计方案。 ●在FPGA上采用c语言实现了PSI信息提取与重构算法。 ●给出了实现快速的PID映射方法，并根据FPGA特点给出一种新的PID映射方法，减少了逻辑资源的使用，提高了稳定性。 ●采用Verilog设计了SI信息提取与重构的硬件平台，并用c语言实现了SDT表的提取与重构算法，在FPGA中成功实现了动态分配内存空间。 ●在FPGA上实现了．ASI接口，主要分析了位同步的实现过程，实现了一种新的快速实现字节同步的设计。 ●在FPGA上实现了DS3接口，提出并实现了一种兼容式DS3接口设计。并对帧同步设计进行改进。 ●完成部分PCB版图设计，并进行调试监测。 本复用器设计最大特点是将软件设计和硬件设计进行合理划分，硬件平台及接口采用Verilog语言实现，PSI信息算法主要采用c语言实现。这种软硬件的划分使系统设计更加灵活，且软件设计与硬件设计可同时进行，极大的提高了工作效率。 整个项目设计采用verilog和c两种语言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE两种设计平台下设计实现。根据此方案已经开发出两台带有ASI和DS3接口的数字电视TS流复用器，经测试达到了预期的性能和技术指标。
上传时间： 2013-08-03
上传用户：gdgzhym
随着电信数据传输对速率和带宽的要求变得越来越迫切,原有建成的网络是基于话音传输业务的网络,已不能适应当前的需求.而建设新的宽带网络需要相当大的投资且建设工期长,无法满足特定客户对高速数据传输的近期需求.反向复用技术是把一个单一的高速数据流在发送端拆散并放在两个或者多个低速数据链路上进行传输,在接收端再还原为高速数据流.该文提出一种基于FPGA的多路E1反向复用传输芯片的设计方案,使用四个E1构成高速数据的透明传输通道,支持E1线路间最大相对延迟64ms,通过链路容量调整机制,可以动态添加或删除某条E1链路,实现灵活、高效的利用现有网络实现视频、数据等高速数据的传输,能够节省带宽资源,降低成本,满足客户的需求.系统分为发送和接收两部分.发送电路实现四路E1的成帧操作,数据拆分采用线路循环与帧间插相结合的方法,A路插满一帧(30时隙)后,转入B路E1间插数据,依此类推,循环间插所有的数据.接收电路进行HDB3解码,帧同步定位(子帧同步和复帧同步),线路延迟判断,FIFO和SDRAM实现多路数据的对齐,最后按照约定的高速数据流的帧格式输出数据.整个数字电路采用Verilog硬件描述语言设计,通过前仿真和后仿真的验证.以30万门的FPGA器件作为硬件实现,经过综合和布线,特别是写约束和增量布线手动调整电路的布局,降低关键路径延时,最终满足设计要求.
上传时间： 2013-07-16
上传用户：asdkin
