代码搜索：when
找到约 10,000 项符合「when」的源代码
代码结果 10,000
www.eeworm.com/read/412366/11202636
txt question.txt
一个关于VHDL中数据类型的问题：
一个选择译码模块，时钟驱动一个模六计数器（POS），
NUM1~NUM6为六个四位输入矢量：STD_LOGIC_VECTOR(3 downto 0)，取值范围是0~9，
根据POS的值从NUM1~NUM6中选择一个译码为DIGSGN，
主要代码如下：
-------------------------------------------------
www.eeworm.com/read/412366/11202639
bak question.txt.bak
一个关于VHDL中数据类型的问题：
一个选择译码模块，时钟驱动一个模六计数器（POS），
NUM1~NUM6为六个四位输入矢量：STD_LOGIC_VECTOR(3 downto 0)，取值范围是0~9，
根据POS的值从NUM1~NUM6中选择一个译码为DIGSGN，
主要代码如下：
-------------------------------------------------
www.eeworm.com/read/412366/11202942
txt question.txt
一个关于VHDL中数据类型的问题：
一个选择译码模块，时钟驱动一个模六计数器（POS），
NUM1~NUM6为六个四位输入矢量：STD_LOGIC_VECTOR(3 downto 0)，取值范围是0~9，
根据POS的值从NUM1~NUM6中选择一个译码为DIGSGN，
主要代码如下：
-------------------------------------------------
www.eeworm.com/read/412366/11202946
bak question.txt.bak
一个关于VHDL中数据类型的问题：
一个选择译码模块，时钟驱动一个模六计数器（POS），
NUM1~NUM6为六个四位输入矢量：STD_LOGIC_VECTOR(3 downto 0)，取值范围是0~9，
根据POS的值从NUM1~NUM6中选择一个译码为DIGSGN，
主要代码如下：
-------------------------------------------------
www.eeworm.com/read/334162/12628139
c test_main.c
/*
* Copyright (c) 1997-1999, 2003 Massachusetts Institute of Technology
*
* This program is free software; you can redistribute it and/or modify
* it under the terms of the GNU General Public Lic
www.eeworm.com/read/366115/9832400
vhd lcd0.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lcd0 is
generic ( asciiwidth : positive := 8);
port ( clk : in
www.eeworm.com/read/366115/9832553
vhd lcd.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lcd is
generic ( asciiwidth : positive := 8);
port ( clk : in
www.eeworm.com/read/365495/9861126
vhd lcd.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lcd is
generic ( asciiwidth : positive := 8);
port ( clk : in
www.eeworm.com/read/161863/10359552
vhd bahe.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity bahe is
port(clk_4m,man_left,man_right,clr1,judger: in std_logic;
judger_out:ou
www.eeworm.com/read/469746/6926037
vhd lcd0.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity lcd0 is
generic ( asciiwidth : positive := 8);
port ( clk : in