代码搜索：verilog hdl 是什么？
找到约 10,000 项符合「verilog hdl 是什么？」的源代码
代码结果 10,000
www.eeworm.com/read/143056/5759344
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity alu is
port(
clk : in vl_logic;
a : in vl_logic_vector(7 downto 0);
b : in
www.eeworm.com/read/139519/5798571
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity glbl is
generic(
roc_width : integer := 100000;
toc_width : integer := 0
);
end glbl;
www.eeworm.com/read/124394/6050164
makefile
all: sim
SHELL = /bin/sh
#MS=-s
##########################################################################
#
# DUT Sources
#
#########################################################################
www.eeworm.com/read/112822/6143307
make_fpga
verilog ../../../syn/src/verilog/oc8051_fpga_top.v ../../../bench/verilog/oc8051_fpga_tb.v ../../../rtl/verilog/oc8051_top.v ../../../rtl/verilog/oc8051_alu_src1_sel.v ../../../rtl/verilog/oc8051_alu_
www.eeworm.com/read/106481/6192646
h acc_user.h
/*
_______________________________________________________
|
| Verilog Release Number : 1.6a.4
| File Name : acc_user.h
| SCCS ID :
www.eeworm.com/read/399117/6303816
txt 说明.txt
基于<mark>verilog</mark>的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
fir_parall_v1.v 加入宏定义，以便修改和重用
t_fir.v 测试通过读取matlab中的数据,经<mark>verilog</mark>处理后将结果转换成dat文件，然后导入matlab进行对比
测试说明：
前仿真均通过测试，fir_parall.v的后仿 ...
www.eeworm.com/read/489945/6464636
hif sw_debounce.hif
Version 7.0 Build 33 02/05/2007 SJ Full Version
11
852
OFF
OFF
OFF
OFF
OFF
FV_OFF
Level2
0
0
VRSM_ON
VHSM_ON
0
-- Start Partition --
-- End Partition --
-- Start Library Paths --
--
www.eeworm.com/read/488920/6479672
v case3s.v
//*********************************************************
// IEEE STD 1364-1995 Verilog file: case3s.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
//************************************************
www.eeworm.com/read/488920/6479687
v case3s.v
//*********************************************************
// IEEE STD 1364-1995 Verilog file: case3s.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
//************************************************
www.eeworm.com/read/488920/6479698
v lfsr.v
//*********************************************************
// IEEE STD 1364-1995 Verilog file: lfsr.v
// Author-EMAIL: Uwe.Meyer-Baese@ieee.org
//**************************************************