代码搜索：miniUART
找到约 124 项符合「miniUART」的源代码
代码结果 124
www.eeworm.com/read/376301/9321653
vhd miniuart.vhd
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres
www.eeworm.com/read/376301/9321654
vhd miniuart.vhd
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres
www.eeworm.com/read/177906/9427070
vhd miniuart.vhd
library ieee;
use ieee.std_logic_1164.all;
entity UART is
generic(BRDIVISOR: INTEGER range 0 to 65535 := 130); -- Baud rate divisor
port (
-- Wishbone signals
WB_CLK_I : in std_logic; -
www.eeworm.com/read/371886/9532089
vhd miniuart.vhd
--===========================================================================--
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres
www.eeworm.com/read/271060/11010295
vhd miniuart.vhd
--===========================================================================--
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres
www.eeworm.com/read/271060/11010296
vhd miniuart.vhd
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres
www.eeworm.com/read/332856/12721762
tdf miniuart.tdf
include "uartbaud";
include "uartrx";
include "uarttx";
parameters
(
crystal=20000000,
baudrate=9600,
genclk="YES"
);
subdesign miniuart
(
clock : input;
d_in[7..0] : input;
d_ou
www.eeworm.com/read/328146/13044805
vhd miniuart.vhd
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres to th
www.eeworm.com/read/311947/13620940
vhd miniuart.vhd
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-- S Y N T H E Z I A B L E miniUART C O R E
--
-- www.OpenCores.Org - January 2000
-- This core adheres to th
www.eeworm.com/read/126522/14417753
tdf miniuart.tdf
include "uartbaud";
include "uartrx";
include "uarttx";
parameters
(
crystal=20000000,
baudrate=9600,
genclk="YES"
);
subdesign miniuart
(
clock : input;
d_in[7..0] : input;
d_ou