代码搜索:Bit
找到约 10,000 项符合「Bit」的源代码
代码结果 10,000
www.eeworm.com/read/360877/10074093
c ps2.c
//#include"F:\msp430\msp430\msp430\uCOS430\includes.h"
#include
#include"PS2.h"
struct Mousetype{
char data[4];
unsigned char cnt;
unsigned char err;
unsigned ch
www.eeworm.com/read/163433/10161928
txt 《c++编程思想》-- 第5章 笔记.txt
作者:rick1126
email: rickzhang@sina.com
日期:7/31/2001 10:11:18 PM
第5章 函数重载和缺省参数
5.0 基本概念
【名字】
. 能使名字方便地使用是任何程序设计语言的一个重要特征
. 依靠系统描述的名字, 才可以写出人们易于理解和修改的程序
. 问题在于如何将语言的
www.eeworm.com/read/163230/10169286
h ccs_p16.h
/* CCS compiler-sepcific definitions for PIC16F877 or PIC18C452 */
#ID CHECKSUM // ID bytes are checksum
#ZERO_RAM // Wipe RAM for safety
#define WORD unsigned
www.eeworm.com/read/356838/10220442
_h rd_usebits._h
#ifndef _USE_BITS_H_
#define _USE_BITS_H_
/***********************************************************
* 声明库说明:系统位段操作函数库 *
* 版本: v1.00
www.eeworm.com/read/162016/10345053
txt 《c++编程思想》-- 第5章 笔记.txt
作者:rick1126
email: rickzhang@sina.com
日期:7/31/2001 10:11:18 PM
第5章 函数重载和缺省参数
5.0 基本概念
【名字】
. 能使名字方便地使用是任何程序设计语言的一个重要特征
. 依靠系统描述的名字, 才可以写出人们易于理解和修改的程序
. 问题在于如何将语言的
www.eeworm.com/read/280149/10352198
txt 并口编程简要说明.txt
对于标准的并口设备,写并口通讯程序可以直接使用WINDOWS API CreateFile ReadFile WriteFile配合多线程设计方法即可实现,但是我们要做的这个编程卡却不能这样做,我们需要用并口来提供编程信号,这样就需要软件能灵活的控制某的引脚的电平,这样就需要对并口的寄存器进行读写,LPT1的寄存器基地址在0x378,在WINDOWS保护模式下读写端口是比较麻烦的,需要 ...
www.eeworm.com/read/424981/10388926
h config.h
/******************************************************************************
*
* $RCSfile: $
* $Revision: $
*
* This module provides information about the project configuration
* Copyri
www.eeworm.com/read/424349/10458781
h io_map.h
/** ###################################################################
** Filename : IO_Map.H
** ###################################################################*/
/* Linker pragmas */
www.eeworm.com/read/352594/10534042
h iosfr86.h
/************************************************/
/* I/O管脚定义及特别寄存器定义 */
/************************************************/
//io_field __io(0x0000) ; // R/W reserved
//io_field __io(0x0001) P1
www.eeworm.com/read/278084/10575202
vhd 40_generic_dec.vhd
package logic is
type Bit_vector is array (Natural range ) of Bit;
end logic;
use WORK.logic.all;
entity And2 is
port( I1,I2: Bit; O1: out Bit);
end and2;
architecture And2_archit of