代码搜索：时钟提取
找到约 10,000 项符合「时钟提取」的源代码
代码结果 10,000
www.eeworm.com/read/16109/660932
51
#include //头文件
#define uchar unsigned char
#define uint unsigned int
sbit sh_cp=P3^0; //595时钟端
sbit ds=P3^1; //595数据端
sbit st_cp=P3^2;
www.eeworm.com/read/16817/692763
12864
/******************************************************************/
/* P2.0控制RS，并行的指令/数据选择信号，串行的片选信号 */
/* P2.1控制RW，并行的读/写选择信号，串行的数据口 */
/* P2.2控制E，并行的使能信号，串行的同步时钟
www.eeworm.com/read/17153/720177
h stm32_init.h
void JTAG_Set(unsigned char mode)
{
unsigned long temp;
temp=mode;
temp
www.eeworm.com/read/17522/737296
v datecontrol.v
module datecontrol(clk, //时钟输入
Date_EN, //日期显示使能信号
EN1,//自动工作模式状态信号
auto_month1,auto_month0,auto_day1,auto_day0,//自动工作模式的日期
www.eeworm.com/read/17540/737635
cpld
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY seq_check IS
PORT(DIN,clk,clr:IN STD_LOGIC; --串行输入数据位/工作时钟/复位信号
AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出
END seq_check;
www.eeworm.com/read/17631/745050
vhd jiao_tong.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jiao_tong is
port(clk:in std_logic;----20mhz晶振时钟
jin:in std_logic;----禁止通行信号
scan:out std_logic_vecto
www.eeworm.com/read/17631/745428
vhd jp4x4_1.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jp4x4_1 is
port(clk:in std_logic;------扫描时钟信号
start:in std_logic;----开始信号，高电平有效
kbcol:in std_logic_ve
www.eeworm.com/read/17631/745438
vhd ping_pang.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ping_pang is
port(clk1khz:in std_logic;------1khz时钟信号
rst:in std_logic;----------系统复位
af,aj:in std_lo
www.eeworm.com/read/17631/746234
vhd cymometer.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cymometer is
port(sysclk:in std_logic;----20mhz 时钟输入
clkin:in std_logic;-----待测频率信号输入
seg7:out std_lo
www.eeworm.com/read/17631/747172
vhd maichong.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity maichong is
port(clk:in std_logic;-----时钟
clr:in std_logic;-----清零
q0,q1,q2:out std_logic);----脉冲输出