代码搜索:干扰信号

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v 5分频.v

这很简单,按下列方法可以获得占空比为50%的分频器: (1)写一个根据上升沿触发的2:3的5分频器(低2高3); (2)再写一个根据下降沿触发的2:3的5分频器; (3)两个输出相“与”即可。 提供一个简单的时钟线控制实现50%占空比的方案,当然对与不对,大家指教。 比如大家要计数到5:0,1,2,3,4;在计到2的时候,使得控制信号 为1,并将该控制信号与时钟信号异或。这样假 ...
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m flch3elseg4.m

%FLch3ELSeg4 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输
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m flch6baeg1.m

%FLch6BAeg1 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输入
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txt 受控电路的硬件设计.txt

受控电路的硬件设计 由于受控电路的组成已经明确,现在的问题是如 何选择具体的器件来实现。在此作简明介绍。 ⑴ 秒脉冲信号发生器 秒脉冲是交通管理器的时间基准,秒脉冲发生器可以参照数字闹钟课题内的标准时间源。由于本课题对秒信号稳定度、精度的要求并不高,因此建议用一般的环形震荡器组成,电路如图8-5所示。其中逻辑门选用74LS00四与非门。由于该电路输出信号的周期约为 T=2.2RC ...
www.eeworm.com/read/143195/12890081

m flch6baeg1.m

%FLch6BAeg1 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输入
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m flch3elseg4.m

%FLch3ELSeg4 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输
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m matlab_dystem_in.m

%FLch3ELSeg4 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输
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m flch6baeg1.m

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m flch6baeg1.m

%FLch6BAeg1 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输入
www.eeworm.com/read/483518/6598419

m flch3elseg4.m

%FLch3ELSeg4 clear L=60;%四位移位积存器产生的M序列的周期 y1=1;y2=1;y3=1;y4=0;%四个移位积存器的输出初始值 for i=1:L; x1=xor(y3,y4);%第一个移位积存器的输入信号 x2=y1;%第二个移位积存器的输入信号 x3=y2;%第三个移位积存器的输入信号 x4=y3;%第四个移位积存器的输