代码搜索：信号耦合
找到约 10,000 项符合「信号耦合」的源代码
代码结果 10,000
www.eeworm.com/read/217392/14967108
m exa010302.m
%---------------------------------------------------------------------------------------
% exa010302.m, for example 1.3.2
% 说明 高斯调制信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 loctime,locfreq.m,
www.eeworm.com/read/217392/14967162
m exa010303.m
%---------------------------------------------------------------------------------------
% exa010303.m, for example 1.3.3
% 说明 高斯调制Chirp信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 fmlin,amgauss,lo
www.eeworm.com/read/216800/14991942
m exa011001.m
%---------------------------------------------------------------------------------------
% exa011001.m, for example 1.10.1 and fig 1.10.2
% 求线性调频信号的Zak变换
% 注：在该程序中，用到了子程序 divider.m 及 zak.m，
%
www.eeworm.com/read/216800/14992002
m exa010302.m
%---------------------------------------------------------------------------------------
% exa010302.m, for example 1.3.2
% 说明 高斯调制信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 loctime,locfreq.m,
www.eeworm.com/read/216800/14992042
m exa010303.m
%---------------------------------------------------------------------------------------
% exa010303.m, for example 1.3.3
% 说明 高斯调制Chirp信号的时间中心、频率最小、时宽和带宽；
% 注：在该程序中，用到了子程序 fmlin,amgauss,lo
www.eeworm.com/read/17540/737609
cpld
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity USBcomm is
port(
--FPGA信号
A: in STD_LOGIC_VECTOR(15 downto 0); -- 地址总线
DIN: in STD_LOGIC_VECTOR(7 downto 0); -
www.eeworm.com/read/17687/754054
vhd usbcomm.vhd
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity USBcomm is
port(
--FPGA信号
A: in STD_LOGIC_VECTOR(15 downto 0); -- 地址总线
DIN: in STD_LOGIC_VECTOR(7 downto 0); -
www.eeworm.com/read/18486/790817
vhd songer.vhd
LIBRARY IEEE; -- 硬件演奏电路顶层设计
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Songer IS
PORT ( CLK12MHZ : IN STD_LOGIC; --音调频率信号
CLK8H
www.eeworm.com/read/27645/987255
c em78p372n_cmp.c
//********************************************************************
//PWM的输出送到比较器的输入P66/CIN-，P65/CIN+接2.5V
//P64/CO输出PWM的反相信号。
//*****************************************************************
www.eeworm.com/read/341102/3256616
vhd sin.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SIN IS -------- 顶层设计
PORT ( --------移相正弦信号
CLKIN_12M : IN STD_LO