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教程资料  基于Xilinx FPGA的DDRSDRAM的Verilog控制代码

基于Xilinx FPGA的DDRSDRAM的Verilog控制代码，使用的FPGA为Virtex-4，实现对DDRSDRAM的简单控制（对一系列地址的写入和读取）。

https://www.eeworm.com/dl/fpga/doc/17547.html

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教程资料  非常不错的Xilinx FPGA技术的高级教程

非常不错的Xilinx FPGA技术的高级教程\r\n

https://www.eeworm.com/dl/fpga/doc/17624.html

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Xilinx FPGA 教程

There has long been a need for portable ultrasoundsystems that have good resolution at affordable costpoints. Portable systems enable healthcare providersto use ultrasound in remote locations such asdisaster zones, developing regions, and battlefields,where it was not previously practical to do so ...

https://www.eeworm.com/dl/fpga/doc/32184.html

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Xilinx 便携式超声系统器件

教程资料  WP374 Xilinx FPGA的部分重配置

WP374 Xilinx FPGA的部分重配置

https://www.eeworm.com/dl/fpga/doc/32565.html

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Xilinx FPGA 374 WP

教程资料  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

https://www.eeworm.com/dl/fpga/doc/32677.html

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Xilinx FPGA 全局时钟资源

教程资料  UART 4 UART参考设计，Xilinx提供VHDL代码

UART 4 UART参考设计，Xilinx提供VHDL代码 uart_vhdl This zip file contains the following folders: &nbsp;\vhdl_source&nbsp;&nbsp;-- Source VHDL files: &nbsp;&nbsp;&nbsp;&nbsp;&nbsp;uart.vhd &nbsp;- top level file &nbsp;&nbsp;&nbsp;&nbsp;&nbsp;txmit.vhd&nbsp;- transmit portion of uart &nbsp;&nb ...

https://www.eeworm.com/dl/fpga/doc/32719.html

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UART Xilinx VHDL 参考设计

可编程逻辑  便携式超声系统中的Xilinx器件

There has long been a need for portable ultrasoundsystems that have good resolution at affordable costpoints. Portable systems enable healthcare providersto use ultrasound in remote locations such asdisaster zones, developing regions, and battlefields,where it was not previously practical to do so ...

https://www.eeworm.com/dl/kbcluoji/38961.html

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Xilinx 便携式超声系统器件

可编程逻辑  WP374 Xilinx FPGA的部分重配置

WP374 Xilinx FPGA的部分重配置

https://www.eeworm.com/dl/kbcluoji/40024.html

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Xilinx FPGA 374 WP

可编程逻辑  XAPP440 - Xilinx CPLD的上电性能

Applying power to a standard logic chip, SRAM, or EPROM, usually results in output pinstracking the applied voltage as it rises. Programmable logic attempts to emulate that behavior,but physics forbids perfect emulation, due to the device programmability. It requires care tospecify the pin behavio ...

https://www.eeworm.com/dl/kbcluoji/40065.html

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Xilinx XAPP CPLD 440

可编程逻辑  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

https://www.eeworm.com/dl/kbcluoji/40274.html

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